特許

J-GLOBAL ID：200903093704750718

半導体装置の製造方法

発明者： 森 日出樹 ,  岡 修一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平9-122225
公開番号（公開出願番号）：特開平10-312964
出願日： 1997年05月13日
公開日（公表日）： 1998年11月24日
要約：

【要約】【課題】 エピタキシャル層の形成後のリソグラフィー工程において露光時のアライメントずれを低減することができる半導体装置の製造方法を提供する。【解決手段】 p型Si基板のような半導体基体1上にSiO2 膜2およびSi3 N4 膜3を順次積層して形成し、Si3 N4 膜3およびSiO2 膜2を所定形状にパターニングすることにより、半導体基体1の表面にSiO2 膜2およびSi3 N4 膜3の積層膜からなるアライメントマークを形成する。その後、エピタキシャル成長法により、700°C以上800°C以下の温度で、半導体基体1の露出した表面上にのみ選択的にエピタキシャル層4を形成する。エピタキシャル層4の形成時の温度を900°C以上1100°C以下、好適には950°C以上1000°C以下として、半導体基体1の表面に選択的にエピタキシャル層4を形成するとともに、Si3 N4 膜3上に多結晶Si膜41を堆積してもよい。

請求項（抜粋）：

半導体基体上にエピタキシャル層を形成するようにした半導体装置の製造方法において、上記半導体基体上に絶縁膜を形成する工程と、上記絶縁膜を所定形状にパターニングすることにより上記半導体基体の表面に段差部を形成する工程と、上記絶縁膜で覆われていない部分の上記半導体基体の表面に上記エピタキシャル層を選択的に形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/203 ,  H01L 21/027 ,  H01L 21/8249 ,  H01L 27/06

FI (3件)：

H01L 21/203 Z ,  H01L 21/30 502 M ,  H01L 27/06 321 A