半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：山本秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平8-066877
公開番号（公開出願番号）：特開平9-259594
出願日： 1996年03月22日
公開日（公表日）： 1997年10月03日
要約：

【要約】【課題】バンク方式のROMにおいて、選択されたメモリセルのバンク内位置の違いによるビット線電位の変動を軽減し読み出しのマージン増加を図る。【解決手段】バンク方式のROM100aにおいて、メモリセルM1,M2,・・・,M31,M32のバンク内位置の違いによりバンクトランジスタ11〜14のゲート(バンク選択線)の電位を変えることにより、メモリセルのソース及びドレインにつく抵抗値を調整するようにした。

請求項（抜粋）：

メモリトランジスタからなるメモリセルをマトリクス状に配列してなるメモリセルアレイと、選択されたメモリセルの情報を読み出すための、それぞれ所定の電位が与えられている第1及び第2の主ビット線と、該メモリセルの各列毎に設けられ、メモリセルを構成するメモリトランジスタの共通ソース及び共通ドレインとなる複数の第1及び第2の副ビット線と、該メモリセルの各行毎に設けられ、メモリセルを構成するメモリトランジスタのゲートに接続された複数のワード線と、該第1の副ビット線と第1の主ビット線との間に接続され、メモリセル列を選択するための第1のバンク選択トランジスタと、該第2の副ビット線と第2の主ビット線との間に接続され、メモリセル列を選択するための第2のバンク選択トランジスタと、該バンク選択トランジスタ毎に設けられ、それぞれのゲートに接続されたバンク選択線とを備え、該各バンク選択線には、該メモリセルアレイにおける、選択されたワード線の位置に応じた電位を、該バンク選択トランジスタのオン電位として印加するよう構成した半導体記憶装置。

IPC (2件)：

G11C 17/18 , G11C 11/41

FI (2件)：

G11C 17/00 306 A , G11C 11/34 301 E

引用特許：

審査官引用 (7件)

半導体記憶装置
公報種別：公開公報出願番号：特願平4-056185 出願人：株式会社日立製作所, 日立東部セミコンダクタ株式会社
特開平1-285093
特開平4-311900

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