特許
J-GLOBAL ID：200903093772479429
マイクロプロセッサ及びプログラム記録媒体
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平11-113062
公開番号（公開出願番号）：特開2000-305780
出願日： 1999年04月21日
公開日（公表日）： 2000年11月02日
要約：
【要約】【課題】 データの集合から所定のデータと当該データの番号情報とを取得する処理の処理量削減と高速化を実現するイクロプロセッサを提供する。【解決手段】 マイクロプロセッサに、夫々演算手段と記憶手段を備えて並列動作可能な第1及び第2の演算部(141,142)を採用し、データの集合から最大値のデータとそのデータのオフセットを取得する処理に特化した複合命令(com/max R1,R2)を命令セットに有し、最大値であるか否かを暫定的に判定するための減算と、処理の信号に応ずるオフセットの更新演算とを第1及び第2の演算部で並列処理させる。これによって、データの集合から所定のデータとそのオフセットを取得する処理の処理量を削減でき、処理を高速化することが可能になる。
請求項（抜粋）：
命令アドレスを生成して命令をフェッチし、フェッチした命令を解読する命令制御部と、前記命令制御部から出力される制御信号に基づいて演算を行う演算部とを含み、前記演算部は、第1記憶手段及び第1演算手段を有する第1演算部と、第2記憶手段及び第2演算手段を有する第2演算部とを有し、前記命令制御部は、所定の複合命令に対して、前記第1演算部を用いた比較動作、第2演算部を用い前記比較動作に並行するインクリメント動作、前記比較動作結果に応じた前記第1及び第2記憶手段に対する内部データ転送動作を制御し、前記比較動作は、第1記憶手段が保持する第1記憶領域のデータを第2記憶領域にラッチすると共に、前記第1演算手段を用いて、第1記憶領域のデータを前記第1記憶手段が保持する第3記憶領域のデータと比較し、比較結果を前記命令制御部に与える処理であり、前記インクリメント動作は、前記第2記憶手段が保持する第4記憶領域のデータを第2演算手段を用いてインクリメントする処理であり、前記内部転送動作は、前記比較結果が第1状態であるとき、前記第2記憶領域が保持するデータを前記第3記憶領域に内部転送すると共に、前記第4記憶領域が保持するデータを前記第2記憶手段の第5記憶領域に内部転送し、前記比較結果が第2状態のときは前記第3記憶領域及び第5記憶領域への内部転送を省略する処理である、ことを特徴とするマイクロプロセッサ。
IPC (3件)：
G06F 9/38 370
, G06F 7/02
, G06F 9/305
G06F 9/38 370 A
, G06F 7/02 M
, G06F 9/30 340 C
5B013DD01
, 5B013DD04
, 5B033AA03
, 5B033AA14
, 5B033BD02
, 5B033BE05
