特許

J-GLOBAL ID：200903093783309126

半導体メモリの製造方法、及び該半導体メモリを含む半導体装置の製造方法

発明者： 九ノ里 勇一
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 青山 葆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-360635
公開番号（公開出願番号）：特開2003-163289
出願日： 2001年11月27日
公開日（公表日）： 2003年06月06日
要約：

【要約】【課題】 ONO膜に残渣やダメージが発生しない、MONOS型半導体メモリの製造方法を提供する。【解決手段】 MONOS構造を有する半導体メモリの製造方法において、半導体基板を準備する工程と、半導体基板上に、第1酸化シリコン膜、窒化シリコン膜、及び第2酸化シリコン膜からなるONO膜を堆積させるONO膜形成工程と、ONO膜形成工程に続いて、ONO膜上に第1導電層を形成する工程と、第1導電層上にレジストマスクを形成する工程と、少なくとも、第1導電層、第2酸化シリコン膜、窒化シリコン膜をエッチングして溝部を形成するエッチング工程と、溝部の底部の半導体基板にイオンを注入して、ビット線とする工程と、半導体基板上に絶縁膜を堆積し、CMP法で絶縁膜の膜厚を減じて溝部内に絶縁膜を残す工程と、第1導電層と絶縁膜との上に第2導電層を堆積して、ワード線とする工程とを含む。

請求項（抜粋）：

MONOS構造を有する半導体メモリの製造方法であって、半導体基板を準備する工程と、該半導体基板上に、第1酸化シリコン膜、窒化シリコン膜、及び第2酸化シリコン膜からなるONO膜を堆積させるONO膜形成工程と、該ONO膜形成工程に続いて、該ONO膜上に第1導電層を形成する工程と、該第1導電層上にレジストマスクを形成する工程と、少なくとも、該第1導電層、該第2酸化シリコン膜、該窒化シリコン膜をエッチングして溝部を形成するエッチング工程と、該溝部の底部の該半導体基板にイオンを注入して、ビット線とする工程と、該半導体基板上に絶縁膜を堆積し、CMP法で該絶縁膜の膜厚を減じて該溝部内に該絶縁膜を残す工程と、該第1導電層と該絶縁膜との上に第2導電層を堆積して、ワード線とする工程とを含むことを特徴とする半導体メモリの製造方法。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (13件)：

5F083EP18 ,  5F083EP23 ,  5F083JA04 ,  5F083JA32 ,  5F083NA06 ,  5F083PR12 ,  5F083PR29 ,  5F083PR36 ,  5F083PR40 ,  5F101BA45 ,  5F101BB02 ,  5F101BD02 ,  5F101BD34