特許

J-GLOBAL ID：200903093796298182

半導体装置の製造方法

発明者： 永野 隆史
出願人/特許権者： ソニー株式会社
代理人 (1件)： 舘野 千惠子
公報種別：公開公報
出願番号（国際出願番号）：特願2001-028007
公開番号（公開出願番号）：特開2002-231824
出願日： 2001年02月05日
公開日（公表日）： 2002年08月16日
要約：

【要約】【課題】 トレンチアイソレーションを備えた半導体装置の逆狭チャネル効果の低減を図る。【解決手段】 単結晶シリコン基板1の主面にトレンチ4を形成し、単結晶シリコン基板1の表面およびトレンチ4内にシリコン酸化膜5を成膜した後、シリコン酸化膜5が単結晶シリコン基板1の表面よりも低い位置となるように埋め込まれたトレンチ4のpウェル領域側の側壁面にボロン7をイオン注入して、トレンチ側壁上部にボロン注入層8を形成し、さらにトレンチ4のシリコン酸化膜5の上にシリコン酸化膜を単結晶シリコン基板1の表面よりも高くなるように成膜して埋め込むことで、接合容量または接合リークの増大を引き起こすことなく、逆狭チャネル効果の低減を実現する。

請求項（抜粋）：

半導体基板の主面にトレンチを形成する工程と、前記トレンチ中に第1絶縁膜を前記半導体基板の表面よりも低い位置まで埋め込む第1絶縁膜形成工程と、前記第1絶縁膜が埋め込まれたトレンチ中に第2絶縁膜を前記半導体基板の表面位置以上に埋め込む第2絶縁膜形成工程と、埋め込まれる前記第2絶縁膜と接する位置のトレンチ側壁部にp型不純物を注入するp型不純物注入工程とを有することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/76 ,  H01L 27/08 331 ,  H01L 29/78

FI (6件)：

H01L 27/08 331 A ,  H01L 27/08 321 C ,  H01L 21/76 S ,  H01L 21/76 L ,  H01L 21/76 R ,  H01L 29/78 301 H

Fターム (37件)：

5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032AA70 ,  5F032AA77 ,  5F032CA17 ,  5F032CA20 ,  5F032DA02 ,  5F032DA33 ,  5F032DA44 ,  5F032DA48 ,  5F032DA60 ,  5F032DA77 ,  5F040DA06 ,  5F040DB03 ,  5F040DC01 ,  5F040EC07 ,  5F040EE05 ,  5F040EF02 ,  5F040EK05 ,  5F040FA03 ,  5F040FB02 ,  5F040FB04 ,  5F040FC10 ,  5F040FC13 ,  5F040FC15 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BG01 ,  5F048BG13 ,  5F048BG14 ,  5F048DA23