特許
J-GLOBAL ID：200903093818698260
不揮発性半導体メモリの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平5-272623
公開番号（公開出願番号）：特開平7-130884
出願日： 1993年10月29日
公開日（公表日）： 1995年05月19日
要約：
【要約】【目的】 高集積化が可能な不揮発性半導体メモリを容易に実現する製造方法を提供する。【構成】 半導体基板上に絶縁膜14を介して不揮発性半導体メモリのセレクトゲート17となる電極材料と保護膜20がパターニングされて形成される。次に、絶縁膜16を介してセレクトゲート17の側壁にフローティングゲート15となる電極材料が、延在するように形成される。そして、半導体基板11、保護膜20及びフローティングゲート15上に、絶縁膜18とコントロールゲート用電極材料19とが積層される。その後、コントロールゲート用電極材料19、絶縁膜18、及びフローティングゲート15が、同時にパターニングされ、セレクトゲート17を分断すること無く、フローティングゲート15が不揮発性半導体メモリのメモリセル毎に分断される。
請求項（抜粋）：
半導体基板内に、複数のメモリセルに対する連続したドレイン拡散層及び連続したソース拡散層を互いにほぼ平行状態に形成する拡散層形成工程と、前記拡散層形成工程の前工程または後工程において前記半導体基板上にフローティングゲート及びセレクトゲートを形成する第1のゲート形成工程と、前記第1のゲート形成工程と共にまたは後工程において前記フローティングゲート及びセレクトゲート上に絶縁膜を介してコントロールゲートを形成する第2のゲート形成工程とを、有する不揮発性半導体メモリの製造方法において、前記第1のゲート形成工程は、前記半導体基板上に第1の絶縁膜を介して第1の電極材料を堆積する第1の電極材料堆積工程と、前記第1の電極材料の上部にエッチング保護膜を形成する保護膜形成工程と、前記保護膜及び第1の電極材料を前記ドレイン拡散層の形成方向及びソース拡散層の形成方向と同一方向に延在するように所定の幅でパターニングし、前記複数のメモリセルに対する書込み用或いは消去用電圧を供給するセレクトゲートを形成するセレクトゲートパターニング工程と、前記パターニングされた第1の電極材料と前記半導体基板とは第2の絶縁膜で絶縁し、該第1の電極材料の側壁に対してほぼ平行に第2の電極材料を延在するよう形成する第2の電極材料形成工程と、前記第2の電極材料を前記各メモリセルのドレイン-ソースの方向と同一方向に所定の幅でパターニングし、前記セレクトゲートに与えられた電圧に応じて前記各メモリセル用のキャリアをそれぞれ蓄積する複数のフローティングゲートを形成するフローティングゲート形成工程とを、順に施すことを特徴とする不揮発性半導体メモリ製造方法。
IPC (3件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
