特許
J-GLOBAL ID：200903093852505978
強誘電体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平7-068449
公開番号（公開出願番号）：特開平8-273372
出願日： 1995年03月27日
公開日（公表日）： 1996年10月18日
要約：
【要約】【目的】タイミング設計が容易で、動作速度の高速化を図れ、また面積の増大を防止できる強誘電体記憶装置を実現する。【構成】メモリセルをアクセスするための信号、たとえばアドレス信号あるいはコントロール信号等の入力信号INを受けて、入力信号INに同期したパルス信号φPRを生成して昇圧回路2およびプリチャージトランジスタPCT1〜PCT4のゲートに出力するパルス発生回路1と、パルス発生回路1によるパルス信号φPRを受けて、昇圧用素子としての強誘電体キャパシタに所定のタイミングで入力させて、少なくともスイッチングトランジスタTr1,RTr1のしきい値に基づく電圧降下を相殺するレベル以上、たとえば2VCCに昇圧したワード線用駆動信号XB を生成しデコーダ3に出力する昇圧回路2を設ける。
請求項（抜粋）：
少なくとも、第1および第2の電極と両電極間に配置された強誘電体を有し、両電極への印加電圧に応じた強誘電体の分極の方向によって2値データを記憶する強誘電体キャパシタと、ワード線に印加される駆動信号レベルに応じてビット線と強誘電体キャパシタの第1の電極とを作動的に接続するスイッチングトランジスタとからなるメモリセルを有する強誘電体記憶装置であって、上記メモリセルをアクセスするための外部信号に受けて、当該外部信号に同期したパルス信号を生成するパルス発生回路と、昇圧用素子を有し、上記パルス発生回路によるパルス信号を所定のタイミングで当該昇圧用素子に入力させて、少なくとも上記スイッチングトランジスタのしきい値に基づく電圧降下を相殺するレベル以上に昇圧した上記駆動信号を生成する昇圧回路とを有する強誘電体記憶装置。
IPC (2件)：
FI (2件)：
G11C 11/34 352 A
, G11C 11/22
