特許

J-GLOBAL ID：200903093858734510

半導体装置及びその製造方法

発明者： 谷口 浩二
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-128541
公開番号（公開出願番号）：特開平9-312380
出願日： 1996年05月23日
公開日（公表日）： 1997年12月02日
要約：

【要約】【課題】 従来の技術では、メモリセル形成用FETのゲート電極上にTEOS膜を積層すると表面段差が大きくなり、周辺回路形成用FETのゲート電極の上にTEOS膜を形成していないとソース/ドレイン注入の際にチャネル領域やゲート電極内に不純物が注入され、FET特性を悪化させる等の問題があった。【解決手段】 この発明による半導体装置では、メモリセル形成用FETのゲート電極上にはTEOS膜を積層せず、その表面段差をゲート電極の膜厚のみが反映するようにし、段差の低減を図り、周辺回路形成用FETのゲート電極上にはTEOS膜を積層し、ソース/ドレイン領域の高濃度不純物領域形成のためのイオン注入によってチャネル領域やゲート電極内に不純物イオンが注入されることを抑制する。

請求項（抜粋）：

半導体基板の一主面上にメモリセル形成用の第一のFETと周辺回路形成用の第二のFETとが形成された半導体装置において、上記第一のFETは、少なくとも上記半導体基板の一主面上に第一のゲート絶縁膜を介して形成された第一のゲート電極と上記第一のゲート電極の側断面に付着して形成された第一のサイドウォールと上記第一のゲート電極下部のチャネル領域を挟んで上記半導体基板内に形成された低濃度不純物領域を有し、上記第二のFETは、少なくとも上記半導体基板の一主面上に第二のゲート絶縁膜を介して形成された第二のゲート電極と、上記第二のゲート電極上に積層されたTEOS膜と、上記第二のゲート電極及び上記TEOS膜の側断面に付着して形成された第二のサイドウォールと、上記第二のゲート電極下部のチャネル領域を挟んで上記半導体基板内に形成された高濃度不純物領域を有することを特徴とする半導体装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8234 ,  H01L 27/088

FI (2件)：

H01L 27/10 681 F ,  H01L 27/08 102 C