特許
J-GLOBAL ID：200903093880445271
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-056329
公開番号（公開出願番号）：特開平8-255903
出願日： 1995年03月15日
公開日（公表日）： 1996年10月01日
要約：
【要約】【構成】燐イオン打ち込み工程により、MOSデバイスのソース/ドレインに相当する第1-OV領域109を形成する。この領域の不純物量は、配線抵抗をも考慮した通常のデバイスに比べ1/50程度の量しか導入されていない。次に、シランと笑気を原料ガスとしたCVD法とドライエッチング法により第2サイドウォール領域110を形成する。その後、燐イオン打ち込み工程により、第2-OV領域111を形成する。この領域は、従来MOSデバイスのソース/ドレイン領域が兼ねていた配線領域である。この配線領域はドーズ量を通常の3倍程度にし、拡散深さを50%程度深くしてある。【効果】ドーピング濃度低減により、過渡増速拡散の影響を抑制し、パンチスルー特性を向上させる。しかも、配線専用領域の形成により低配線抵抗値が可能となり、高速化が実現する。
請求項（抜粋）：
半導体からなる基板表面に形成された電界効果トランジスタを少なくとも一つ以上有する半導体装置において、前記電界効果トランジスタのゲート外周部に位置する前記基板表面に第一導電型を有する第一領域と、前記第一領域外周部に第一導電型を示しかつ前記第一領域と比較して比抵抗が小さい第二領域と、前記第二領域外周部に第一導電型を示しかつ前記第二領域と比較して比抵抗が小さい第三領域とを有することを特徴とする半導体装置。
IPC (2件)：
FI (2件)：
H01L 29/78 301 P
, H01L 29/78 301 L
