特許
J-GLOBAL ID：200903093880797313
N-NARY論理回路のための方法および装置
発明者：
,
,
,
,
出願人/特許権者：
代理人 (2件)：
朝比 一夫
, 増田 達哉
公報種別：公表公報
出願番号（国際出願番号）：特願2001-543857
公開番号（公開出願番号）：特表2004-524713
出願日： 1999年12月10日
公開日（公表日）： 2004年08月12日
要約：
本発明は、N-NARY信号(A0-A3,B0-B3)を用いるN-NARY論理回路のための方法および装置(106)である。本発明は、1以上のN-NARY入力信号を評価し、N-NARY出力信号(V0-V3)を生成する共有論理トリー(論理木)回路(107)を含む。さらに、本発明は、共有論理トリー回路に接続された第1のN-NARY入力信号(A0-A3)と、共有論理トリー回路に接続された第2のN-NARY入力信号(B0-B3)を含む。共有論理回路は、第1および第2のN-NARY入力信号を評価し、接続されたN-NARY出力信号(V0-V3)を生成する。それは、さらに共有論理トリー回路に接続する。本発明は、2つのN-NARY信号の1つ、3つのN-NARY信号の1つ、4つのN-NARY信号(A0-A3,B0-B3)の1つ、8つのN-NARY信号の1つ、およびN個のN-NARY信号の一般的な1つを含む信号を用いる。本発明は、AND/NAND、OR/NORあるいはXOR/同等機能を含むあらゆる所定の機能を評価する。【選択図】図6
請求項（抜粋）：
N-NARY信号を用いるN-NARY論理回路であって、
1以上のN-NARY入力信号を評価し、N-NARY出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続される第1のN-NARY入力信号と、
前記共有論理トリー回路に接続される第2のN-NARY入力信号と、
前記共有論理トリー回路に接続されるN-NARY出力信号と、
を備えることを特徴とするN-NARY論理回路。
IPC (2件)：
FI (2件)：
Fターム (19件)：
5J042BA19
, 5J042CA00
, 5J042CA08
, 5J042CA22
, 5J042CA23
, 5J042CA24
, 5J042CA25
, 5J042CA26
, 5J042DA02
, 5J056AA03
, 5J056BB17
, 5J056CC00
, 5J056CC19
, 5J056DD13
, 5J056DD29
, 5J056FF01
, 5J056FF10
, 5J056GG14
, 5J056KK03
出願人引用 (10件)
-
CMOS多値論理回路
公報種別：公開公報
出願番号：特願平6-014946
出願人：日本電信電話株式会社
-
多値論理回路
公報種別：公開公報
出願番号：特願平5-178866
出願人：シャープ株式会社
-
ディジタル回路
公報種別：公開公報
出願番号：特願平6-308082
出願人：ヤマハ株式会社
全件表示
審査官引用 (10件)
-
CMOS多値論理回路
公報種別：公開公報
出願番号：特願平6-014946
出願人：日本電信電話株式会社
-
多値論理回路
公報種別：公開公報
出願番号：特願平5-178866
出願人：シャープ株式会社
-
ディジタル回路
公報種別：公開公報
出願番号：特願平6-308082
出願人：ヤマハ株式会社
全件表示
前のページに戻る
