特許

J-GLOBAL ID：200903093936125704

パターン形成方法

発明者： 佐藤 功
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平4-120553
公開番号（公開出願番号）：特開平5-315298
出願日： 1992年05月13日
公開日（公表日）： 1993年11月26日
要約：

【要約】【目的】 本発明は、半導体装置の製造における多層レジストによるパターン形成方法に関するもので、寸法制御性が良くしかも上層レジストの解像限界以下の微細パターンの形成が可能なパターン形成法を提供することを目的とするものである。【構成】 前記目的のため本発明は、微細パターンの形成において、基板1上に上層レジスト(Si含有ネガ型レジスト)3、下層レジスト(ハードベークしたホトレジスト)2からなる2層構造レジストを形成し、まず上層レジスト3を露光及び現像によりパターニング4した後、ウエハ基板を所望の角度傾斜させ、その傾斜状態のまま上層パターン4をマスクとして全面を酸素によるイオンビームエッチングすることにより基板面に対して斜めに下層2をエッチングし、その後全面にSOG6を塗布した後、基板面に対して今度は垂直に全面をCF4 系の反応ガスによってRIEし、その後基板面に対して垂直に全面をRIEするようにしたものである。

請求項（抜粋）：

(a)半導体基板上に、下層レジストを塗布し、その上に上層レジストを塗布して2層レジスト構造とし、前記上層レジストをパターニングする工程、(b)前記上層レジストパターンをマスクにして、前記構造に対して斜めにエッチング用ビームを照射して前記下層レジストをエッチングする工程、(c)前記下層レジストのエッチングされた部分を絶縁材で埋め込む工程、(d)前記埋め込んだ絶縁材をマスクにして、下層レジストをパターニングする工程、以上の工程を含むことを特徴とするパターン形成方法。

IPC (2件)：

H01L 21/302 ,  H01L 21/027

FI (2件)：

H01L 21/30 361 S ,  H01L 21/30 361 R