特許
J-GLOBAL ID：200903093952244284
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
野田 茂
公報種別：公開公報
出願番号（国際出願番号）：特願2001-010175
公開番号（公開出願番号）：特開2002-217294
出願日： 2001年01月18日
公開日（公表日）： 2002年08月02日
要約：
【要約】【課題】 半導体製造工程で生じるパターン疎密依存性を有効に回避することができ、効率のよい半導体装置の製造を行なう。【解決手段】 回路設計及びレイアウト設計時に、1つの半導体チップの回路パターン領域を要素領域に分割し、各要素領域内のパターン密度を算出する。算出された要素領域内のパターン密度を各製造工程上考慮する必要のある単位領域あたりの平均パターン密度に計算し直す。その算出された単位領域あたりのパターン密度のばらつきが許容値の範囲内であれば、そのまま回路パターンと回路レイアウトで良いことになる。また、許容値を超える場合には、分割できない回路ブロック(要素)をグループ化し、グループ化された回路パターン毎に配置換えを行なう。
請求項（抜粋）：
半導体装置の回路パターンをレイアウトするための設計方法において、半導体基板上に半導体素子を構成する各回路パターンをレイアウトする仮レイアウト工程と、前記仮レイアウト工程によってレイアウトされた回路パターンに対し、所定の要素領域毎にパターン密度を算出し、各要素領域のパターン密度のばらつきを算出する算出工程と、前記算出工程による算出結果に基づいて、前記回路パターン配置領域内のパターン密度のばらつきを最小限にするように回路パターンを再度レイアウトし直す再レイアウト工程と、を有することを特徴とする半導体装置の設計方法。
Fターム (14件)：
5F064DD03
, 5F064DD13
, 5F064DD24
, 5F064DD50
, 5F064EE03
, 5F064EE14
, 5F064EE15
, 5F064EE26
, 5F064EE27
, 5F064EE32
, 5F064EE56
, 5F064EE60
, 5F064HH09
, 5F064HH10
