特許
J-GLOBAL ID：200903093969687635
半導体試験装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-124010
公開番号（公開出願番号）：特開平10-312700
出願日： 1997年05月14日
公開日（公表日）： 1998年11月24日
要約：
【要約】【課題】 不良解析メモリの容量を有効に使用し、被試験メモリの試験及び不良救済の効率を向上させることが可能な構成の半導体試験装置を提供する。【解決手段】 本発明に係る半導体試験装置は、入力信号、アドレス信号及び期待値信号を発生する信号発生部と、被試験半導体装置が出力した出力信号と期待値信号とを比較して良否判定を行い、良否信号を発生する良否判定部と、良否信号を記憶する不良解析メモリを有する不良解析メモリ部とを備え、信号発生部が発生するアドレス信号のアドレス空間は、被試験半導体装置のメモリセルの種類別に設定され、かつ、信号発生部はアドレス空間を随時切り換えるアドレス空間切換手段を有し、不良解析メモリ部は、アドレス信号が属するアドレス空間に応じて所定のアドレスを設定するものである。
請求項（抜粋）：
被試験半導体装置への入力信号と、前記入力信号が入力される前記被試験半導体装置のメモリセルのアドレスを指定するアドレス信号と、前記入力信号を前記被試験半導体装置の前記アドレスの前記メモリセルに入力した場合に得られる出力の期待値を示す期待値信号とを発生する信号発生部と、前記アドレスの前記メモリセルへの前記入力信号の入力に応じて前記被試験半導体装置が出力した出力信号と前記期待値信号とを比較して、前記被試験半導体装置の前記アドレスの前記メモリセルについての良否判定を行い、その判定結果についての良否信号を発生する良否判定部と、前記メモリセルの前記アドレスに対応する所定のアドレスに前記良否信号を記憶する不良解析メモリを有する不良解析メモリ部とを備えた半導体装置試験装置において、前記信号発生部が発生する前記アドレス信号のアドレス空間は、前記被試験半導体装置の前記メモリセルの種類別に設定され、かつ、前記信号発生部は前記アドレス空間を随時切り換えるアドレス空間切換手段を有し、前記不良解析メモリ部は、前記アドレス信号が属する前記アドレス空間に応じて前記所定のアドレスを設定するものであることを特徴とする半導体試験装置。
IPC (2件)：
G11C 29/00 655
, G01R 31/28
G11C 29/00 655 Z
, G01R 31/28 B
, G01R 31/28 H
