特許
J-GLOBAL ID：200903093987395986
キャッシュ索引の障害訂正装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-162546
公開番号（公開出願番号）：特開平9-016473
出願日： 1995年06月28日
公開日（公表日）： 1997年01月17日
要約：
【要約】 (修正有)【目的】イリノイ方式のプロトコルによるメモリ一致制御を採用したストアイン方式のキャッシュのキーアドレスに関する制御情報の障害を訂正して、キャッシュ・ヒット/ミスヒットを判定する。【構成】アドレスアレイ101に格納するキーアドレスの制御情報である、他のキャッシュにはコピーが存在しないことを示すエクスクルーシヴビット、及びキャッシュに登録されているデータが主記憶のデータと一致していることを示すクリーンビットによって、4つのキャッシュ・ステータスを表現できるように取り決めておく。制御情報が読み出されたときに、制御情報フィールド障害検出回路105は、制御情報の誤りを検出し、キャッシュ・ステータス判定回路106は、制御情報のうち、キャッシュの無効を示す無効ビットについて誤りが検出されたときに、エクスクルーシヴビット及びクリーンビットとから無効ビットの訂正を行って、4つのキャッシュ・ステータスを判定する。
請求項（抜粋）：
各プロセッサが、イリノイ方式のプロトコルによるメモリ一致制御を採用したストアイン方式のキャッシュを有するマルチプロセッサシステムにおけるキャッシュ索引の障害訂正装置において、アドレスアレイに格納するキーアドレスの制御情報である、他のキャッシュにはコピーが存在しないことを示すエクスクルーシヴビットと、キャッシュに登録されているデータが主記憶のデータと一致していることを示すクリーンビットによって4つのキャッシュ・ステータスを表現できるように取り決めておき、アドレスアレイから前記制御情報が読み出されたときに該制御情報の誤りを検出する制御情報フィールド障害検出回路と、前記制御情報のうち、キャッシュの無効を示す無効ビットについて前記誤りが検出されたときに前記エクスクルーシヴビット及びクリーンビットとから無効ビットの訂正を行って前記4つのキャッシュ・ステータスを判定するキャッシュ・ステータス判定回路とを設けたことを特徴とするキャッシュ索引の障害訂正装置。
引用特許：
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