多重ゲート絶縁膜を有する半導体素子の製造方法及びそれにより製造された半導体素子

発明者： , , , , , ,
出願人/特許権者：
代理人 (1件)：萩原誠
公報種別：公開公報
出願番号（国際出願番号）：特願2004-008874
公開番号（公開出願番号）：特開2004-221601
出願日： 2004年01月16日
公開日（公表日）： 2004年08月05日
要約：

【課題】第1素子分離膜に隣接した第1活性領域上に低電圧ゲート絶縁膜を形成するためにパッド絶縁膜を除去したとき第1素子分離膜の縁領域に形成されるリセスされた領域(凹み領域)の深さを最小化でき、かつ第2素子分離膜の縁領域に凹み領域が形成されることを完全に防止することができる半導体素子の製造方法及び半導体素子を提供する。【解決手段】半導体基板の第1領域上にパッド絶縁膜、第2領域上に前記パッド絶縁膜より厚い初期高電圧ゲート絶縁膜を形成し、第1領域内に前記パッド絶縁膜を貫通しながら半導体基板内に埋めたてた第1素子分離膜、第2領域内に前記初期高電圧ゲート絶縁膜を貫通しながら半導体基板内に埋めたてた第2素子分離膜を形成する。【選択図】図11

請求項（抜粋）：

低電圧領域及び高電圧領域を有する半導体基板を準備する工程と、前記高電圧領域内の前記半導体基板及び前記低電圧領域内の前記半導体基板上に各々初期高電圧ゲート絶縁膜及びこの初期高電圧ゲート絶縁膜より薄いパッド絶縁膜を形成する工程と、前記パッド絶縁膜及び前記初期高電圧ゲート絶縁膜上に複数個のハードマスクパターンを形成する工程と、前記ハードマスクパターンをエッチングマスクとして用いて前記パッド絶縁膜、前記初期高電圧ゲート絶縁膜及び前記半導体基板をエッチングして前記低電圧領域内に第1活性領域を画定する第1トレンチ領域及び前記高電圧領域内に第2活性領域を画定する第2トレンチ領域を形成する工程と、前記第1及び第2トレンチ領域内に各々第1及び第2素子分離膜を形成する工程と、前記ハードマスクパターン及び前記パッド絶縁膜を除去して前記第1活性領域及び前記初期高電圧ゲート絶縁膜を露出させる工程と、前記露出した第1活性領域上に前記初期高電圧ゲート絶縁膜より薄い低電圧ゲート絶縁膜を形成する工程とを含むことを特徴とする半導体素子の製造方法。

IPC (9件)：

H01L21/8234 , H01L21/76 , H01L21/8247 , H01L27/08 , H01L27/088 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792

FI (7件)：

H01L27/08 102C , H01L27/08 331A , H01L27/10 461 , H01L27/10 481 , H01L21/76 L , H01L27/10 434 , H01L29/78 371

Fターム (47件)：

5F032AA35 , 5F032AA37 , 5F032AA44 , 5F032AA45 , 5F032BA02 , 5F032CA17 , 5F032CA23 , 5F032CA24 , 5F032CA25 , 5F032DA02 , 5F032DA04 , 5F032DA24 , 5F032DA28 , 5F032DA30 , 5F032DA33 , 5F032DA53 , 5F048AA04 , 5F048AA05 , 5F048AB01 , 5F048AC01 , 5F048BA01 , 5F048BB16 , 5F048BG14 , 5F083EP02 , 5F083EP22 , 5F083EP49 , 5F083JA02 , 5F083JA19 , 5F083NA01 , 5F083PR03 , 5F083PR05 , 5F083PR07 , 5F083PR10 , 5F083PR12 , 5F083PR21 , 5F083ZA03 , 5F083ZA07 , 5F083ZA08 , 5F101BA07 , 5F101BA29 , 5F101BB02 , 5F101BD35 , 5F101BE07 , 5F101BH03 , 5F101BH14 , 5F101BH15 , 5F101BH21

引用特許：

出願人引用 (1件)

米国特許第6222225号

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