特許
J-GLOBAL ID：200903094026303338
アドレス発生回路の誤り検出回路
発明者：
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出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-248844
公開番号（公開出願番号）：特開平5-091493
出願日： 1991年09月27日
公開日（公表日）： 1993年04月09日
要約：
【要約】【目的】 本発明は、簡単な構成の回路を付加するだけでシャフリング時に発生する誤アドレスの発生を検出し、正しいシャフリング状態へ復帰できるアドレス発生回路の誤り検出器を提供することを目的とする。【構成】 現時点のフレームメモリ50からの読みだしアドレスを格納するFIFOメモリ1と、前記FIFOメモリ1から逐次的に読み出される読みだしアドレスを入力して次に入力される1フレームのノンインターレースの映像信号の読みだしアドレスを決定し、FIFOメモリ1に入力するアドレス決定回路30と、アドレス決定回路30から出力するアドレスの各ビット線を入力とする各ビットに対応したカウンタ群40と、そのカウンタ群40の各出力を入力としアドレス決定回路30にリセット信号6を出力する判定回路5とを備えたアドレス発生回路の誤り検出回路である。
請求項（抜粋）：
ノンインターレースの映像信号を逐次的に入力し、フレームメモリに記憶させ、前記フレームメモリから画像信号を局所的な画像ブロックとして逐次的に取り出すメモリ制御回路において、現時点のフレームメモリからの読みだしアドレスを格納するメモリと、前記メモリから逐次的に読み出される読みだしアドレスを入力して次に入力される1フレームのノンインターレースの映像信号の読みだしアドレスを決定し、前記メモリに入力するアドレス決定回路と、前記アドレス決定回路から出力するアドレスの各ビット線を入力とする各ビットに対応したカウンタ群と、そのカウンタ群の各出力を入力とし前記アドレス決定回路にリセット信号を出力する判定回路とを備えたアドレス発生回路の誤り検出回路。
IPC (2件)：
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