特許
J-GLOBAL ID：200903094036250283
論理回路設計方法
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-253797
公開番号（公開出願番号）：特開平11-096203
出願日： 1997年09月18日
公開日（公表日）： 1999年04月09日
要約：
【要約】【課題】 アロケーションにより合成される論理回路の構造の簡単化や動作の高速化の技術を提案する。【解決手段】 論理回路設計方法において、1クロツクサイクル内で複数の演算が実行できる場合に、特定の演算チェイン(演算の繋がり)を優先的に同一のコントロールステップに割り付けるスケジューリングを行う。
請求項（抜粋）：
論理回路の動作仕様から論理回路を合成する論理回路設計方法において、動作記述を読み込みコントロールデータフローグラフを生成する処理と、合成の制約条件を設定する処理と、前記コントロールデータフローグラフから複数の演算からなる演算チェインを抽出する処理と、前記演算チェインの夫々の優先度を計算する処理と、前記演算チェインの優先度に基づいて前記コントロールデータフローグラフをグループ化する処理と、グループ化された前記コントロールデータフローグラフにコントロールステップを割り付ける処理と、コントロールステップの割り付けられた前記コントロールデータフローグラフから論理回路を合成する処理とを備えたことを特徴とする論理回路設計方法。
IPC (2件)：
FI (2件)：
G06F 15/60 654 A
, H01L 21/82 C
