特許
J-GLOBAL ID：200903094058433543
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-224318
公開番号（公開出願番号）：特開平7-078987
出願日： 1993年09月09日
公開日（公表日）： 1995年03月20日
要約：
【要約】【目的】トランジスタ特性の低下,および劣化を抑止し,高融点金属シリサイド膜がゲート電極から食み出したり,剥れやすくなるのを防止して、高融点金属シリサイド膜を含んだゲート電極を形成する方法を提供する。【構成】N型の多結晶シリコン膜104,高融点金属シリサイド膜105を形成した後、この高融点金属シリサイド膜105のグレイン成長の促進が抑制される温度でシリコン酸化膜106を堆積する。ゲート電極形成のためのエッチングを行なった後、スペーサ形成用のシリコン酸化膜116を上記温度で堆積する。
請求項（抜粋）：
一導電型の半導体基板表面の素子分離領域にフィールド酸化膜を形成し、該半導体基板表面の素子形成領域にゲート絶縁膜を形成し、所定の導電型の半導体膜を全面に形成し、高融点金属シリコン化合物膜を全面に堆積する工程と、前記高融点金属シリコン化合物膜のグレイン成長の促進が抑制される温度で、第1のシリコン酸化膜を全面に堆積する工程と、所定のパターンを有するフォトレジスト膜をマスクにして、前記第1のシリコン膜,前記高融点金属シリコン化合物膜および前記半導体膜を順次エッチングを行ない、上面が該第1のシリコン酸化膜で覆われた該半導体膜および該高融点金属シリコン化合物膜からなるゲート電極を形成する工程と、該ゲート電極をマスクにして、前記素子形成領域の前記半導体基板表面に逆導電型のソース・ドレイン拡散領域を形成する工程と、前記温度で第2のシリコン酸化膜を全面に形成する工程と、前記ソース・ドレイン拡散領域表面が露出するまで前記第2のシリコン酸化膜と前記ゲート絶縁膜とのエッチバックを行ない、前記ゲート電極の側面に、該第2のシリコン酸化膜からなるスペーサを形成する工程と、熱処理を行なう工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 29/78
, H01L 21/285 301
