特許
J-GLOBAL ID：200903094069128629
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-235042
公開番号（公開出願番号）：特開平6-085068
出願日： 1992年09月03日
公開日（公表日）： 1994年03月25日
要約：
【要約】 (修正有)【目的】アンチフューズの形成方法の簡略化しその性能を確保するための半導体装置の製造方法に関しビア開口の位置ずれを最小限度に抑えビアを精度良く開口する。【構成】基板1上全面に第1の導電膜2を被覆する工程と、その上にリフトオフ膜3を被覆し、通常ビア形成領域上に膜3をパターニング形成する工程と、基板1上全面にアンチフューズ膜4、第二の導電膜5を順に積層する工程と、膜4,5、導電膜2をアンチフューズ形成領域、及び通常ビア形成領域上にパターニング形成する工程と、ウエットエッチングにより通常ビア形成領域上の第二の導電膜5、アンチフューズ膜4、リフトオフ膜3を除去する工程と、基板1上全面に絶縁膜6を被覆する工程と、絶縁膜6にアンチフューズビア7、及び通常ビア8を開口する工程と、基板1上に第3の導電膜9を被覆し、アンチフューズ電極、及び通常電極をパターニング形成する工程とを含む。
請求項（抜粋）：
基板(1) 上全面に第1の導電膜(2) を被覆する工程と,該第1の導電膜(2) 上にリフトオフ膜(3) を被覆し, 通常ビア形成領域上に該リフトオフ膜(3) をパターニング形成する工程と,該基板(1)上全面にアンチフューズ膜(4) , 第二の導電膜(5) を順に積層する工程と,該第二の導電膜(5), 該アンチフューズ膜(4), 該第1の導電膜(2) をアンチフューズ形成領域, 及び通常ビア形成領域上にパターニング形成する工程と,ウエットエッチングにより通常ビア形成領域上の第二の導電膜(5),アンチフューズ膜(4), リフトオフ膜(3) を除去する工程と,基板(1) 上全面に絶縁膜(6) を被覆する工程と,該絶縁膜(6) にアンチフューズビア(7), 及び通常ビア(8) を開口する工程と,該基板(1) 上に第3の導電膜(9) を被覆し,アンチフューズ電極,及び通常電極をパターニング形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (2件)：
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