特許

J-GLOBAL ID：200903094126903596

エッチング方法

発明者： 新田 芳基 ,  ▲猪▼口 和之
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平5-011908
公開番号（公開出願番号）：特開平6-224383
出願日： 1993年01月27日
公開日（公表日）： 1994年08月12日
要約：

【要約】【目的】 閾値電圧の異なるFET をモノリシックに製造する場合の工程を簡略化する。【構成】 E-FET 及びD-FET のゲート電極形成領域を露出する窓90a 及び90b とE-FET のソース及びドレイン電極82及び84を露出する窓90c 及び90d とを有するマスク90を形成する。D-FET の電極86及び88はマスク90で被覆する。次にE-FETのゲート電極形成領域を、マスク90を介して選択的にエッチングして、リセス92を形成する。この際エッチャントとして純水を用いる。E-FET の電極82、 84を純水と接触させD-FET の電極86、88 を純水と接触させないようにしてエッチングを行なうことにより、D-FET のゲート電極形成領域をエッチングしないようにしつつE-FET のゲート電極形成領域をエッチングできる。しかもマスク90はE-FET 及びD-FET のゲート電極形成にも用いることができるので目的を達成できる。

請求項（抜粋）：

半導体基板に複数の導電領域を形成する工程と、導電領域とオーミック接続する金属層を形成する工程と、導電領域を露出する第一窓及び選択された金属層を露出する第二窓を有するマスクを形成する工程と、選択された金属層にオーミック接続する導電領域をエッチングする工程とを含むことを特徴とするエッチング方法。

IPC (4件)：

H01L 27/095 ,  H01L 21/265 ,  H01L 21/306 ,  H01L 21/308

FI (2件)：

H01L 29/80 E ,  H01L 21/265 W

引用特許：

審査官引用 (2件)

• 特開昭50-083173
  
• 特開昭55-086428