半導体メモリの製造方法

発明者：
出願人/特許権者：
代理人 (1件)：土屋勝
公報種別：公開公報
出願番号（国際出願番号）：特願平3-237401
公開番号（公開出願番号）：特開平5-055506
出願日： 1991年08月23日
公開日（公表日）： 1993年03月05日
要約：

【要約】【目的】キャパシタの蓄積ノードが変形したり半導体基板がカーボンで汚染されたりするのを防止して、信頼性の高い半導体メモリを製造する。【構成】トランジスタ14よりも上層の全面に多結晶Si膜26を形成し、開口32を有するSiO2 膜27を多結晶Si膜26上に形成する。そして、多結晶Si膜33を形成し、開口32内の多結晶Si膜33とその下の多結晶Si膜26とでキャパシタ31の蓄積ノードを形成する。多結晶Si膜26とSiO2 膜27との間では高いエッチング選択比を確保することが可能であるので、有機質のポリイミド層等に開口32を形成する必要がない。このため、多結晶Si膜33を形成する時に高温の熱処理が必要であっても、有機質のポリイミド層等が熱変形したりカーボン汚染を生じさせたりすることがない。

請求項（抜粋）：

トランジスタとキャパシタとでメモリセルが構成されている半導体メモリの製造方法において、前記トランジスタの一方のソース・ドレインにコンタクトする様に前記トランジスタよりも上層の全面に第1の導電膜を形成する工程と、前記キャパシタの蓄積ノードと同一パターンの開口を有する絶縁膜を前記第1の導電膜上に形成する工程と、前記絶縁膜上及び前記開口内の全面に第2の導電膜を形成し、前記開口内の前記第2の導電膜内をレジストで埋める工程と、前記レジストをマスクにして前記開口外の前記第2の導電膜を除去した後に、前記絶縁膜を除去する工程と、前記絶縁膜を除去した後に、前記レジストをマスクにして前記第1及び第2の導電膜を異方性エッチングし、前記第1の導電膜のうちで前記第2の導電膜下以外の部分を除去して、これら第1及び第2の導電膜で前記蓄積ノードを形成する工程とを有する半導体メモリの製造方法。

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