特許
J-GLOBAL ID：200903094224274815
パラレルビツト同期方式
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-231351
公開番号（公開出願番号）：特開平5-075594
出願日： 1991年09月11日
公開日（公表日）： 1993年03月26日
要約：
【要約】【構成】トレーニングモード時は、セレクタ20を介してトレーニングデータ300が受信部2のビット位相同期回路30に入力され、パラレルのビット毎にデータとクロックとの位相関係をデータが誤りなくラッチできるように調整する。ビット位相同期回路30の出力をビット間位相同期回路40に入力すると、パラレルの各ビット毎にデータの区切りを検出し、位相が一致するように各ビットの遅延量を調節する。ビット位相同期回路30及びビット間位相同期回路40はトレーニングモード終了時の各位相調整情報をトレーニングモード解除の間も保持して、通常データ100に対しても、正常にビット位相同期及びビット間位相同期を行う。【効果】高速なパラレルデータの伝送においてデータとクロックの位相及びパラレルビット間の位相の自動調整が可能となり、人手による調整が不要になる。
請求項（抜粋）：
2ビット以上のパラレルデータを転送する装置の送信側はトレーニングデータを発生するトレーニングデータ発生回路と、トレーニングモード信号により通常データと前記トレーニングデータ発生回路の出力とを切り替えるセレクタ回路とを有し、前記装置の受信側はトレーニングモード時に動作して自動的にビットデータの位相を同期化すると共にトレーニングモード解除時の位相同期状態を保持するビット位相同期回路と、前記ビット位相同期回路に接続され前記トレーニングモード時に動作して自動的に各ビットデータ間の位相を同期化すると共に前記トレーニングモード解除時のビット間位相同期状態を保持するビット間位相同期回路とを有することを特徴とするパラレルビット同期方式。
IPC (3件)：
H04L 7/10
, H04L 7/00
, H04L 29/00
