特許
J-GLOBAL ID：200903094235925192
半導体装置の実装構造体およびその製造方法並びに異方導電性フィルム
発明者：
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出願人/特許権者：
代理人 (1件)：
高橋 明夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-212246
公開番号（公開出願番号）：特開平11-054555
出願日： 1997年08月06日
公開日（公表日）： 1999年02月26日
要約：
【要約】【課題】本課題は、熱膨張係数を低く抑えた異方導電性フィルムを用いて半導体素子の電極パッドと回路基板上の電極パッドとの間における接続信頼性を向上して半導体素子をフェースダウンで回路基板に実装可能にした半導体装置の実装構造体およびその製造方法を提供することにある。【解決手段】本発明は、半導体素子2と回路基板3との間に導電粒子7を含有する下層1aと無機フィラ6を含有する上層1bとからなる異方導電性フィルム1を介在させ、前記半導体素子2上に配列された複数の電極パッド4の各々を前記上層1bに含有する無機フィラ7の多くを逃がして前記下層1aに含有する導電粒子7によって前記回路基板上に配列された複数の電極パッド5の各々と接続して前記半導体素子2をフェースダウンして前記回路基板3上に実装することを特徴とする半導体装置の実装構造体およびその製造方法である。
請求項（抜粋）：
半導体素子と回路基板との間に導電粒子を含有する下層と無機フィラを含有する上層とからなる異方導電性フィルムを介在させ、前記半導体素子上に配列された複数の電極パッドの各々を前記下層に含有する導電粒子によって前記回路基板上に配列された複数の電極パッドの各々と接続して前記半導体素子をフェースダウンして前記回路基板上に実装することを特徴とする半導体装置の実装構造体。
引用特許：
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