特許

J-GLOBAL ID：200903094250851634

半導体集積回路

発明者： 山岸 幹生
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平7-128499
公開番号（公開出願番号）：特開平8-321773
出願日： 1995年05月26日
公開日（公表日）： 1996年12月03日
要約：

【要約】【構成】 PLL回路からなる位相調整回路を設けたクロック供給系を備えたLSIにおいて、PLL回路の参照側入力端子の前にディレイ幅を調整可能な可変遅延回路を設け、最終段のラッチ回路に入力されるクロック信号を上記可変遅延回路を介してPLL回路に戻すように構成した。【効果】 LSIの電源電圧レベル、温度、プロセス条件が変動した場合でも、各LSI毎にPLL回路の位相を調整することでクロックスキューを低減でき、このLSIを使用したシステムの高速化を図るとともにシステムの信頼性を向上させることができる。

請求項（抜粋）：

PLL回路からなる位相調整回路を設けたクロック供給系を備えた半導体集積回路において、PLL回路の参照側入力端子の前にディレイ幅を調整可能な可変遅延回路を設け、最終段のラッチ回路に入力されるクロック信号を上記可変遅延回路を介してPLL回路に戻すように構成したことを特徴とする半導体集積回路。