特許
J-GLOBAL ID：200903094352961140
半導体記憶回路装置及びその設計装置
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-050271
公開番号（公開出願番号）：特開平9-134590
出願日： 1996年03月07日
公開日（公表日）： 1997年05月20日
要約：
【要約】【課題】 デジタル画像圧縮技術で用いられるメモリ回路のアクセス順序を、カウンタ回路のカウントアップ動作のみで実現可能とする。【解決手段】 2ポートRAM3を構成する第1及び第2のデコーダ4,5の出力の対応関係を2つの動作モードに応じて異なったものとする。即ち、第1デコーダ4の各出力0,1,2,...,63をインクリメントでのアクセス順序に対応して配置する一方、第2デコーダ4の各出力0,1,2,...,63を、ここではジグザグ・スキャンでのアクセス順序に基づき、第1デコーダ4の各出力と対応付けて配置する。カウンタ回路としてのアドレス発生回路7は、両デコーダ4,5に共通のアドレスを供給する。これにより、各2ポートメモリセルは、第1デコーダ4の出力によってインクリメント順でアクセスされると同時に、第2デコーダ5の出力によってジグザグ・スキャンの動作モードでアクセスされる。
請求項（抜粋）：
外部から供給される共通の且つ単一の動作モードのアドレスを受けてアクティブ状態となる複数のデコーダを備え、前記複数のデコーダの各出力は、前記複数のデコーダの数に応じた数からなる異なる複数の動作モードのアクセス順序の対応関係を満足するように、前記アクセス順序の内の対応するものに基づき配設されている、半導体記憶回路装置。
IPC (2件)：
G11C 11/401
, G11C 11/413
G11C 11/34 362 C
, G11C 11/34 302 A
, G11C 11/34 371 H
