特許
J-GLOBAL ID：200903094360908631
内部クロック信号発生回路、および同期型半導体記憶装置
発明者：
,
出願人/特許権者：
,
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-251842
公開番号（公開出願番号）：特開平11-074783
出願日： 1997年09月17日
公開日（公表日）： 1999年03月16日
要約：
【要約】【課題】 遅延時間を微調整することができる内部クロック信号発生回路および、当該内部クロック発生回路を搭載した同期型半導体記憶装置を提供する。【解決手段】 遅延ライン2は、直列に接続された複数のインバータ回路(I1、...、In)を含み、クロック信号ECLKを受けて内部クロック信号int.CLKを出力する。インバータ回路(I1、...、In)に接続されるスイッチ(21.1、...、21.n)は、制御信号(C(1)、...、C(n))に応じて、個別にon状態/off状態になる。スイッチ(21.1、...、21.n)がon状態になると、対応する出力ノード(O1、...、On)とコンデンサ(22.1、...、22.n)とが接続状態になり、対応する出力ノード(O1、O2、...、On)の容量が変化し、信号の伝達速度が変化する。
請求項（抜粋）：
外部クロック信号に位相同期した内部クロック信号を発生する内部クロック信号発生回路であって、前記外部クロック信号を遅延して前記内部クロック信号を出力する遅延ラインと、前記外部クロック信号と前記内部クロック信号との位相差を検出して、前記外部クロック信号を遅延するために必要とされる遅延時間を決定する位相検出手段と、前記遅延ラインに並列に設けられた複数の容量を備え、前記位相検出手段の位相差の検出結果に従い、ディジタル的に前記遅延ラインと前記複数の容量との間を流れる電流を制御することにより、前記外部クロック信号と前記内部クロック信号とが位相同期するように、前記遅延ラインの遅延時間を調整する遅延制御手段とを備えた、内部クロック信号発生回路。
IPC (2件)：
FI (3件)：
H03L 7/00 D
, G11C 11/34 354 C
, G11C 11/34 362 S
