特許
J-GLOBAL ID：200903094369197177
半導体記憶装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平5-207264
公開番号（公開出願番号）：特開平7-045069
出願日： 1993年07月29日
公開日（公表日）： 1995年02月14日
要約：
【要約】【目的】 特別のカウンタを設けることなく、バーストモードの最終アドレスを識別しうるシンクロナスDRAM等の半導体記憶装置を実現する。これにより、バーストモードを有するシンクロナスDRAM等のハードウエア量を削減し、その低コスト化を推進する。【構成】 バーストモードのインターリーブモードにおけるカラムアドレスC0〜C2を、カラムアドレスカウンタCCのバーストモードに関わるビットをMOSFETN4〜N6によりすべてゼロに初期設定しかつ排他的オアゲートEO1〜EO3によりこれらのビットと開始アドレスS0〜S2の対応するビットとの排他的論理和をとることによって生成するとともに、バーストモードの最終アドレスを、開始アドレスそのものあるいはそのバーストモードに関わるビットがゼロに置き換えられた開始アドレスとカウンタユニットCTRUから出力信号U0〜U2として出力される実行中のアドレスの実質的な次のアドレスとをファイナルアドレス検出回路FADにより比較照合することによって識別する。
請求項（抜粋）：
指定された開始アドレスからバースト長に応じた所定数のアドレスを連続アクセスしうるバーストモードを有し、かつ上記バーストモードにおいて上記開始アドレスをその初期値としてアクセスすべきアドレスを順次指定するアドレスカウンタと、上記バースト長に応じた開始アドレスの一部と上記アドレスカウンタにより指定されるアドレスの実質的な次のアドレスとが一致したことを検出して上記バーストモードを終結すべき最終アドレスを識別するファイナルアドレス検出回路とを具備することを特徴とする半導体記憶装置。
FI (2件)：
G11C 11/34 362 C
, G11C 11/34 362 Z
