特許
J-GLOBAL ID：200903094376939022
ニューラルネットワーク回路
発明者：
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出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-316801
公開番号（公開出願番号）：特開平6-161981
出願日： 1992年11月26日
公開日（公表日）： 1994年06月10日
要約：
【要約】【目的】 本発明は、画像などの認識処理を行うニューラルネットワーク回路に関するもので、対象とする認識物に対し、小規模な回路で高速に認識および学習を実行し、また未学習データに対し認識率のよいネットワーク回路を提供することを目的としている。【構成】 単一または複数個の入力ベクトルを持つ入力層と、出力が前記入力ベクトルの値により一意的に定まる木分岐構造のネットワークを前記入力層の入力ベクトル数だけ持つ中間層と、前記中間層の全ての出力を統合する単一または複数個の出力ユニットを持つ出力層とを有する多層型ニューラルネットワークにおいて、前記中間層と各出力ユニットとの経路における学習回数を記憶する学習回数メモリ113と、前記学習回数メモリの出力を閾値処理する閾値処理回路114と、前記閾値処理回路の出力により制御される、前記中間層と各出力ユニットとの経路の接続制御回路115を有し、前記各出力ユニットにおいて、前記接続制御回路により接続された前記中間層の出力を総加算するニューラルネットワーク回路である。
請求項（抜粋）：
単一または複数個の入力ベクトルを持つ入力層と、出力が前記入力ベクトルの値により一意的に定まる木分岐構造のネットワークを前記入力層の入力ベクトル数だけ持つ中間層と、前記中間層の全ての出力を統合する単一または複数個の出力ユニットを持つ出力層とを有する多層型ニューラルネットワークにおいて、前記中間層と各出力ユニットとの経路における学習回数を記憶する学習回数メモリと、前記学習回数メモリの出力を閾値処理する閾値処理回路と、前記閾値処理回路の出力により制御される、前記中間層と各出力ユニットとの経路の接続制御回路とを有し、前記各出力ユニットにおいて、前記接続制御回路により接続された前記中間層の出力を総加算するニューラルネットワーク回路。
IPC (2件)：
G06F 15/18
, G06F 15/70 465
