特許

J-GLOBAL ID：200903094407122445

薄膜トランジスタの製造方法

発明者： 堀之内 誠
出願人/特許権者： 鹿児島日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-013427
公開番号（公開出願番号）：特開2001-203359
出願日： 2000年01月21日
公開日（公表日）： 2001年07月27日
要約：

【要約】【課題】アモルファスシリコンを用いた逆スタガードチャネルエッチ型薄膜トランジスタアレイの製造方法においては、電荷の移動度向上の為、アモルファスシリコンの低パワー成膜が行われるが、低パワーで成膜すると、フロントチャネルが制御され過ぎて、ホール電流も悪化するという現象が生じ、中間調表示でVgoffに依存する表示ムラが発生するという欠点があった。【解決手段】ゲート配線2形成後のSiNx膜4、a-Si膜5、n+型a-Si膜6の3層膜成膜時に、SiNx膜4の膜表面をフッ素系のガスでプラズマエッチングし、その後にa-Si膜5、n+型a-Si膜6を連続成膜することにより、SiNx膜4とa-Si膜5との界面に凹凸を形成してホール電流を抑えることができ、フッ素系ガスによる表面処理を施さない従来品よりもVgoffを深くした際のリーク電流を低くでき、表示ムラを抑えることができる。

請求項（抜粋）：

基板上にゲート電極及びゲート配線を形成し、前記ゲート電極及びゲート配線を含む前記基板上に絶縁膜、半導体膜、オーミックコンタクト用半導体膜を順次堆積する薄膜トランジスタの製造方法であって、前記絶縁膜を堆積する工程と前記半導体膜を堆積する工程との間にあって、前記絶縁膜の堆積を開始した後に、前記絶縁膜の表面をフッ素系のエッチングガスでエッチング処理して前記絶縁膜の表面に凹凸を付けることを特徴とする薄膜トランジスタの製造方法。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (2件)：

H01L 29/78 617 V ,  H01L 29/78 627 B

Fターム (25件)：

5F110AA01 ,  5F110AA06 ,  5F110CC07 ,  5F110DD02 ,  5F110DD25 ,  5F110EE03 ,  5F110EE04 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF28 ,  5F110FF29 ,  5F110FF36 ,  5F110GG02 ,  5F110GG15 ,  5F110HK02 ,  5F110HK08 ,  5F110HK16 ,  5F110HK21 ,  5F110HL07 ,  5F110NN02 ,  5F110NN24 ,  5F110NN72 ,  5F110QQ09