特許

J-GLOBAL ID：200903094416782539

半導体集積回路装置の製造方法

発明者： 大河 正明
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平3-314305
公開番号（公開出願番号）：特開平5-152525
出願日： 1991年11月28日
公開日（公表日）： 1993年06月18日
要約：

【要約】【目的】 MISFETを有する半導体集積回路装置の製造方法において、集積度、歩留り、信頼性、動作速度の向上を図る。【構成】 ゲート絶縁膜3を形成すると共に、ソース領域、ドレイン領域5の少なくとも一部を露出し、ゲート電極材料6を形成し、このゲート電極材料6をパターンニングしてゲート電極6A、ソース電極、ドレイン電極6Bを形成し、表面が平坦化された層間膜8を形成し、電極6A,6Bの表面を露出し、接続孔9を形成し、層間膜8上に接続孔9を通して電極6A,6Bに接続される配線10を形成する。【効果】 接続孔9の深さが低減され、上下での開口寸法差を低減できる。配線10の被覆率が向上する。配線10と半導体領域5との間のアロイスパイクが低減される。接続抵抗及び拡散抵抗が低減される。

請求項（抜粋）：

半導体基板の主面のMISFETの形成領域にゲート絶縁膜を形成すると共に、半導体基板の主面のソース領域、ドレイン領域の夫々の形成領域の少なくとも一部を露出する工程と、前記半導体基板の主面のMISFETの形成領域のゲート絶縁膜上、ソース領域、ドレイン領域の夫々の形成領域上を含む半導体基板の全面にゲート電極材料を形成する工程と、該ゲート電極材料にパターンニングを施し、前記ゲート絶縁膜上にゲート電極を形成すると共に、ソース領域、ドレイン領域の夫々の領域上にソース電極、ドレイン電極を形成する工程と、該ゲート電極上、ソース電極上、ドレイン電極上の夫々の領域での膜厚が、これら以外の領域の膜厚に比べて薄い、表面が平坦化された層間膜を形成する工程と、前記層間膜のゲート電極、ソース電極、ドレイン電極のいずれかの電極の表面を露出し、接続孔を形成する工程と、前記層間膜上に前記接続孔を通していずれかの電極の表面に接続される配線を形成する工程とを備えたことを特徴とする半導体集積回路装置の製造方法。

IPC (4件)：

H01L 27/088 ,  H01L 21/28 ,  H01L 21/90 ,  H01L 29/784

FI (2件)：

H01L 27/08 102 D ,  H01L 29/78 301 X