特許
J-GLOBAL ID：200903094418575751
不揮発性半導体記憶装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (6件)：
吉武 賢次
, 橘谷 英俊
, 佐藤 泰和
, 吉元 弘
, 川崎 康
, 赤岡 明
公報種別：公開公報
出願番号（国際出願番号）：特願2005-086803
公開番号（公開出願番号）：特開2006-269814
出願日： 2005年03月24日
公開日（公表日）： 2006年10月05日
要約：
【課題】 微細化によるメモリセル間の干渉を低減し、かつ、メモリセル間の容量結合比を容易に制御可能な不揮発性半導体記憶装置を提供する。【解決手段】 不揮発性半導体記憶装置は、半導体基板10と、半導体基板に形成された複数の素子分離領域STIと、隣り合う素子分離領域間に設けられた素子形成領域AAと、素子形成領域上に設けられた第1のゲート絶縁膜20と、第1のゲート絶縁膜上に設けられ、素子分離領域の延伸方向に対して垂直方向の断面において、素子形成領域と対向する下辺が素子形成領域の幅よりも狭い浮遊ゲート電極FGと、浮遊ゲート電極上に設けられた第2のゲート絶縁膜30と、第2のゲート絶縁膜上に設けられた制御ゲート電極CGとを備えている。【選択図】 図2
請求項（抜粋）：
半導体基板と、
前記半導体基板に形成された複数の素子分離領域と、
隣り合う前記素子分離領域間に設けられた素子形成領域と、
前記素子形成領域上に設けられた第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に設けられ、前記素子分離領域の延伸方向に対して垂直方向の断面において、前記素子形成領域と対向する下辺が前記素子形成領域の幅よりも狭い浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられた第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に設けられた制御ゲート電極とを備えた不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/824
, H01L 29/792
, H01L 29/788
, H01L 27/115
H01L29/78 371
, H01L27/10 434
5F083EP03
, 5F083EP23
, 5F083EP76
, 5F083ER22
, 5F083GA09
, 5F083HA07
, 5F083NA01
, 5F083NA06
, 5F083PR03
, 5F083PR06
, 5F083PR25
, 5F101BA12
, 5F101BB05
, 5F101BD34
, 5F101BD35
, 5F101BE07
, 5F101BH11
, 5F101BH13
, 5F101BH14
