特許
J-GLOBAL ID：200903094427882500
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-007937
公開番号（公開出願番号）：特開平5-198797
出願日： 1992年01月20日
公開日（公表日）： 1993年08月06日
要約：
【要約】【目的】 ソースドレイン電極引き出し型MOS FET に関し,浅いソースドレインの形成を可能にして短チャネル効果を緩和し,さらにホットキャリアの発生を抑制することを目的とする。【構成】 1)半導体基板上の素子形成領域にソースドレイン引き出し用の第1の導電膜3を形成する工程と,該第1の導電膜3上に層間絶縁膜4を形成し,ゲート形成部の該層間絶縁膜および該第1の導電膜を開口して該基板の表面を露出させる工程と,該開口の側面に絶縁膜からなる側壁5を形成する工程と,該基板の露出部をエッチングする工程と,該基板を熱処理して該基板の露出部にゲート絶縁膜6を形成し,同時にソースドレイン拡散層7を形成する工程と,該基板上にゲート形成用の第2の導電膜8を被着する工程とを有するように構成する。
請求項（抜粋）：
半導体基板(1) の素子形成領域上にソースドレイン引き出し用の第1の導電膜(3)を形成する工程と,次いで,該第1の導電膜上に層間絶縁膜(4)を形成し,ゲート形成部の該層間絶縁膜および該第1の導電膜を開口して該半導体基板の表面を選択的に露出させる工程と,次いで,該開口の側面を覆うように絶縁膜からなる側壁(5) を形成する工程と,次いで,該半導体基板の露出部をエッチングする工程と,次いで,該半導体基板を熱処理して該半導体基板の露出部にゲート絶縁膜(6)を形成し,同時にソースドレイン拡散層(7) を形成する工程と,次いで,該半導体基板上にゲート形成用の第2の導電膜(8) を被着する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L 29/78 301 G
, H01L 27/06 321 F
