特許
J-GLOBAL ID：200903094442786640
半導体集積回路装置の製造方法および半導体製造装置
発明者：
,
,
,
,
,
,
,
,
,
出願人/特許権者：
,
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平4-250328
公開番号（公開出願番号）：特開平6-104156
出願日： 1992年09月21日
公開日（公表日）： 1994年04月15日
要約：
【要約】【目的】 半導体基板上に既に形成されている複数の回路パターン層と、これから半導体基板上に転写する回路パターン層との合わせ精度を向上させる。【構成】 複数の回路パターン層を有する半導体ウエハ上に所定の回路パターン層を転写するのに先立ち合せを行う際に、次のようにする。工程103:複数の回路パターン層および所定の回路パターン層と基準層とのそれぞれの合せズレの二次元分布を凸多角形で近似する。工程104:その凸多角形を用いてその複数の回路パターン層毎にその所定の回路パターン層との合せズレの許容量を求め、これを二次元方向に変化する量を有する凸多角形で近似する。工程105:前記複数の回路パターン層毎に近似された複数の凸多角形を合成し、その重なり部分の凸多角形をその複数の回路パターン層とその所定の回路パターン層との露光時の合せズレの許容量として抽出する。
請求項（抜粋）：
複数の回路パターン層が既に形成されている半導体基板上に所定の回路パターン層を転写する露光処理に先立って位置合わせを行う際に、前記複数の回路パターン層と基準層および前記所定の回路パターン層と基準層とのそれぞれの位置合わせズレの二次元分布を第1の多角形で近似する工程と、前記第1の多角形を用いて、前記複数の回路パターン層毎に、前記所定の回路パターン層との位置合わせズレの許容量を求め、これを二次元方向に変化する量として第2の多角形で近似する工程と、前記複数の回路パターン層毎に近似された複数の第2の多角形を合成し、その重なり部分である第3の多角形を、前記複数の回路パターン層と、前記所定の回路パターン層との露光時の位置合わせズレの許容量として抽出する工程とを有することを特徴とする半導体集積回路装置の製造方法。
IPC (3件)：
H01L 21/027
, G03F 9/00
, H01L 21/66
