半導体装置及びその製造方法

発明者： ,
出願人/特許権者： ,
代理人 (1件)：特許業務法人サトー国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2008-116909
公開番号（公開出願番号）：特開2009-267208
出願日： 2008年04月28日
公開日（公表日）： 2009年11月12日
要約：

【課題】隣接セル間のキャパシタ容量を小さくし、隣接セル間干渉を抑制する。【解決手段】本発明の半導体装置は、半導体基板2と、半導体基板2の上に形成されたゲート絶縁膜8と、ゲート絶縁膜8上に形成された浮遊ゲート電極9と、半導体基板2の表面に形成された素子分離溝3と、素子分離溝3内に埋め込まれた下部と、半導体基板2の表面から上方に突出した上部とからなる素子分離絶縁膜5とを有し、素子分離絶縁膜5内には上部から下部にわたり空洞部が形成されたものである。【選択図】図3

請求項（抜粋）：

表面に素子分離溝が形成され、前記素子分離溝により素子領域が区画形成された半導体基板と、前記半導体基板の前記素子領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電極と、前記素子分離溝内に埋め込まれた下部および前記半導体基板の表面から突出した上部からなる素子分離絶縁膜であって、前記上部は前記浮遊ゲート電極の側面に接触した側面部と、前記半導体基板からの高さが前記浮遊ゲート電極の上面の高さより低い上面部とを有した素子分離絶縁膜とを具備し、前記素子分離絶縁膜内には前記下部から前記上部にわたり空洞部が形成されたことを特徴とする半導体装置。

IPC (7件)：

H01L 21/824 , H01L 29/788 , H01L 29/792 , H01L 27/115 , H01L 27/10 , H01L 21/76 , H01L 21/764

FI (5件)：

H01L29/78 371 , H01L27/10 434 , H01L27/10 461 , H01L21/76 L , H01L21/76 A

Fターム (41件)：

5F032AA35 , 5F032AA44 , 5F032AA45 , 5F032AA54 , 5F032AA67 , 5F032AA69 , 5F032AA77 , 5F032AA79 , 5F032AA84 , 5F032AC02 , 5F032BA01 , 5F032BB06 , 5F032CA17 , 5F032DA04 , 5F032DA09 , 5F032DA23 , 5F032DA28 , 5F032DA33 , 5F032DA78 , 5F083EP02 , 5F083EP23 , 5F083EP55 , 5F083EP76 , 5F083ER22 , 5F083GA03 , 5F083GA11 , 5F083JA04 , 5F083LA12 , 5F083LA20 , 5F083NA01 , 5F083PR10 , 5F083PR43 , 5F083PR53 , 5F083ZA07 , 5F101BA29 , 5F101BA36 , 5F101BB05 , 5F101BD34 , 5F101BD35 , 5F101BE07 , 5F101BH21

引用特許：

出願人引用 (1件)

不揮発性半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願平11-184314 出願人：株式会社東芝

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