高密度半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：大島陽一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-318648
公開番号（公開出願番号）：特開平8-227982
出願日： 1995年11月13日
公開日（公表日）： 1996年09月03日
要約：

【要約】【目的】半導体記憶装置の単位面積当たりのメモリセル数が減少することなく、ビット線同士を離間可能であり、セル容量を小さくして高密度化を可能とする。【構成】隣接するワード線同士が所定の間隔をもって第1の方向に沿って延在する第1のワード線群と、ワード線が上記方向と交差する第2の方向に沿って延在する第2のワード線群とからワード線を構成し、第1のワード線群に属する2本のワード線と第2のワード線群に属するワード線とに囲まれた領域にビットコンタクトを設け、これらワード線の上記領域を画定する部分の各々にビットコンタクトに接続されたメモリセルを設け、ビット線が第1及び第2のワード線に対して交差する方向に延在することにより、ビットコンタクト数を半分にし、また単位面積当たりのワード線数を2倍にでき、即ち単位面積当たりのビットと線数を半分にできるためビット線同士間を離せる。

請求項（抜粋）：

半導体基板と、前記半導体基板上に形成された複数のセル群にして、各セル群は1つの共通ソース・ドレイン領域をもった4つのメモリセルを含み、各メモリセルはキャパシタと、該キャパシタを前記共通のソース・ドレイン領域に接続するゲート電極とをもったトランジスタを含む、前記複数のセル群と、前記半導体基板上に設けられたワード線にして、第1の方向に延びると共に各対が2つの隔離したワード線をもつ複数の第1群のワード線対と、前記第1の方向と交差する第2の方向に延びると共に各対が2つの隔離したワード線をもつ複数の第2群のワード線対とを含み、前記第1群のワード線対と前記第2群のワード線対との交差する部分に、前記第1の方向に延びる複数の行と、前記第2の方向に延びる複数の列とのマトリックスに配列された複数の交差領域を形成する前記ワード線とを備え、前記複数のセル群の前記共通ソース・ドレイン領域が、前記各行の交差領域の1つおきに、かつ前記各列の交差領域の1つおきに位置するように、前記交差領域に選択的に形成され、各共通ソース・ドレイン領域に接続される前記4つのメモリセルは、該共通ソース・ドレイン領域の形成されている前記前記交差領域に於て交差する前記第1群のワード線対と第2群のワード線対とにそれぞれ接続されることを特徴とする高密度半導体記憶装置。

IPC (3件)：

H01L 27/108 , H01L 21/8242 , G11C 11/401

FI (4件)：

H01L 27/10 681 A , G11C 11/34 362 B , H01L 27/10 681 B , H01L 27/10 681 E

引用特許：

審査官引用 (2件)

特開昭59-022358
特開昭59-022358

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