特許

J-GLOBAL ID：200903094460349800

半導体装置の製造方法

発明者： 大槻 雅也
出願人/特許権者： 富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平3-258881
公開番号（公開出願番号）：特開平5-102293
出願日： 1991年10月07日
公開日（公表日）： 1993年04月23日
要約：

【要約】【目的】本発明は、平坦化された素子分離溝によりMOS等が分離される半導体装置の製造方法に関し、平坦化膜が埋め込まれた素子分離溝の平坦性を維持し、かつ犠牲酸化膜の形成/除去により表出した清浄な半導体基板表面にゲート絶縁膜等を形成することができる半導体装置の製造方法の提供を目的とする。【構成】素子分離溝16内に生じている凹部を埋めるように絶縁性の平坦化膜23aを形成した後、平坦化膜23aをエッチバックして素子分離溝16の凹部に残存する工程と、全面に第1の膜厚の第1の絶縁膜24を形成する工程と、素子分離溝16を被覆する第1の絶縁膜24の上に耐エッチング性膜25を選択的に形成した後、耐エッチング性膜25をマスクとして素子形成領域の第1の絶縁膜24を除去し、かつ凹部上に第1の絶縁膜24aを残存して凹部内の平坦化膜23aを保護する工程とを含み構成する。

請求項（抜粋）：

埋込み部材が埋め込まれた素子分離溝の形成された素子分離領域及び素子形成領域を有する半導体基板の、前記素子分離溝内に生じている凹部を埋めるように絶縁性の平坦化膜を形成した後、前記平坦化膜をエッチバックして前記素子分離溝の凹部に残存する工程と、全面に第1の膜厚の第1の絶縁膜を形成する工程と、前記素子分離溝を被覆する第1の絶縁膜の上に耐エッチング性膜を選択的に形成した後、該耐エッチング性膜をマスクとして前記素子形成領域の第1の絶縁膜を除去し、かつ前記凹部上に第1の絶縁膜を残存して前記凹部内の平坦化膜を保護する工程とを有することを特徴とする半導体装置の製造方法。