特許

J-GLOBAL ID：200903094478156278

半導体装置の製造方法

発明者： 水村 章
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平11-329140
公開番号（公開出願番号）：特開2001-148422
出願日： 1999年11月19日
公開日（公表日）： 2001年05月29日
要約：

【要約】【課題】 拡散層の低抵抗化を図るシリサイド層の形成と、コンタクトホールを形成する際のオーバエッチングによるコンタクトと半導体基板とのショートを防ぐ拡散層補償領域の形成との両立を図る。【解決手段】 半導体基板11に形成された素子分離領域12で区分された領域に、選択的に不純物を導入して拡散層18を形成する工程と、拡散層18に接続されるように形成されるコンタクトホール24の下方の半導体基板11でかつ素子分離領域12との界面に沿った領域に、拡散層18よりも深い状態に不純物を導入して、拡散層18の下部に接続する拡散層補償領域19を形成する工程と、拡散層18と拡散層補償領域19とを熱処理する工程と、熱処理を行った後に拡散層18上にシリサイド層21を形成する工程とを備えた半導体装置の製造方法である。

請求項（抜粋）：

半導体基板に形成された素子分離領域で区分された領域に、選択的に不純物を導入して拡散層を形成する工程と、前記拡散層に接続されるように形成されるコンタクトホールの下方の前記半導体基板でかつ前記素子分離領域との界面に沿った領域に、前記拡散層よりも深い状態に不純物を導入して、前記拡散層に接続する拡散層補償領域を形成する工程と、前記拡散層と前記拡散層補償領域とを熱処理する工程と、前記熱処理を行った後に前記拡散層上にシリサイド層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/768 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 29/78 ,  H01L 21/336

FI (6件)：

H01L 21/28 ,  H01L 21/28 301 S ,  H01L 21/90 C ,  H01L 29/78 301 Y ,  H01L 29/78 301 S ,  H01L 29/78 301 P

Fターム (47件)：

4M104AA01 ,  4M104CC01 ,  4M104DD02 ,  4M104DD04 ,  4M104DD08 ,  4M104DD16 ,  4M104DD17 ,  4M104DD26 ,  4M104DD78 ,  4M104DD84 ,  4M104EE12 ,  4M104EE17 ,  4M104FF18 ,  4M104FF30 ,  4M104FF31 ,  4M104GG09 ,  4M104HH20 ,  5F033JJ25 ,  5F033KK01 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ21 ,  5F033QQ37 ,  5F033QQ58 ,  5F033QQ70 ,  5F033RR04 ,  5F033RR06 ,  5F033TT02 ,  5F033XX15 ,  5F033XX31 ,  5F040DA14 ,  5F040DB01 ,  5F040DC01 ,  5F040EF02 ,  5F040EF03 ,  5F040EF14 ,  5F040EK05 ,  5F040EM03 ,  5F040FA03 ,  5F040FA16 ,  5F040FA18 ,  5F040FB01 ,  5F040FB04 ,  5F040FC11 ,  5F040FC19 ,  5F040FC22