特許

J-GLOBAL ID：200903094508226403

半導体装置、メモリカード及びデータ処理システム

発明者： 辻川 哲也
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平11-188459
公開番号（公開出願番号）：特開2001-023383
出願日： 1999年07月02日
公開日（公表日）： 2001年01月26日
要約：

【要約】【課題】 多値データの書込み動作によって書込みデータが失われず、且つその書込みデータを用いた再書込みに際しては書込み先メモリマットの切替も許容できる半導体装置を提供する。【解決手段】 外部から与えられる書込みデータをデータラッチ回路(DLL,DLR)にラッチし、ラッチした書込みデータが多値のどの閾値に対応するかを複数段階の書込み動作毎に判定してその判定結果である書込み制御情報をセンスラッチ回路(SL)にラッチさせ、ラッチされた書込み制御情報に従って、多値の閾値電圧をメモリセルに設定するための書込み動作を段階的に行なう。再書込みに際して書込み先メモリマットが切替わったときは、その状態が制御手段によって検出され、メモリセルに再書込みされたデータの論理値がメモリマット切替に起因して誤ることがないように、書込み制御情報の演算手順が切り換えられる。

請求項（抜粋）：

電気的に消去及び書込み可能な一つの不揮発性メモリセルに4段階以上の相互に異なる閾値電圧状態の中から1つの段階の閾値電圧状態を設定することによって4値以上の情報をプログラム可能な半導体装置であって、センスラッチ回路と、前記センスラッチ回路の相補入出力端子の一方の入出力端子に対応して設けられたビット線及び当該ビット線に接続された前記不揮発性メモリセルを有する第1のメモリマットと、前記センスラッチ回路の相補入出力端子の他方の入出力端子に対応して設けられたビット線及び当該ビット線に接続された前記不揮発性メモリセルを有する第2のメモリマットと、夫々のビット線に対応して設けられたデータラッチ回路と、夫々のビット線に対応して設けられたプリチャージ回路と、前記データラッチ回路を外部とインタフェース可能にする入出力手段と、前記不揮発性メモリセルに対するデータ読み出し、消去及び書込みを制御する制御手段とを含み、前記制御手段は、書込み先メモリマットを指定する情報に基づいて複数ビットの書込みデータを前記第1のメモリマット側のデータラッチ回路と前記第2のメモリマット側のデータラッチ回路とに振分け保持させ、第1のメモリマット側及び第2のメモリマット側の双方のデータラッチ回路に保持された書込みデータに基づいて、書込み先メモリマットにおける不揮発性メモリセルをどの段階の閾値電圧状態にするかを決定する制御情報を閾値電圧の設定動作毎に前記プリチャージ回路及びセンスラッチ回路を用いて演算させて前記センスラッチ回路にラッチさせると共に、既にデータラッチ回路にラッチされたデータに対するアドレスを指定した再書き込みの指示に応答して、当該指定アドレスによって再書込み先メモリマットが変更される状態を検出したときは、前記制御情報の演算手順を変更して、再書込み先メモリマットが不変の場合と同じ閾値電圧状態を再書込み先メモリマットのメモリセルに設定するものであることを特徴とする半導体装置。

IPC (2件)：

G11C 16/02 ,  G11C 16/06

FI (2件)：

G11C 17/00 641 ,  G11C 17/00 634 B

Fターム (8件)：

5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD04 ,  5B025AD06 ,  5B025AD08 ,  5B025AD11 ,  5B025AE05