特許

J-GLOBAL ID：200903094531618661

メモリ装置及びカップリングノイズ除去装置

発明者： 村上 博昭
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-184260
公開番号（公開出願番号）：特開2001-014858
出願日： 1999年06月29日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】 誤書き込みが生じない信頼性の高いメモリ装置を得ること。【解決手段】 メモリセルを複数配列して成るメモリ装置で、読み出しワード線rdword0と書き込みワード線wrword0が隣接して配線されている場合、書き込みワード線wrword0にプルダウントランジスタ21、22を接続する。メモリセルからのデータの読み出し期間、データの読み出しワード線rdword0がハイレベルになると、プルダウントランジスタ21、22がオンになり、書き込みワード線wdword0がローレベルに固定される。このため、読み出しワード線rdword0がハイレベルになった時、書き込みワード線wdword0には微小なカップリング電圧しか発生せず、メモリセルの書き込み用のトランスファーゲート1の閾値電圧以下なので、このトランスファーゲートがオンすることがなく、誤書き込みが生じない。

請求項（抜粋）：

メモリ装置において、第1の制御信号を伝送する第1の信号線と、前記第1の信号線に隣接して配線され、且つ前記第1の制御信号と同時には発生しない第2の制御信号を伝送する第2の信号線と、前記第2の信号線に一定電位を接離し、前記第1の制御信号でオンオフする少なくとも1個以上のスイッチ素子と、を具備することを特徴とするメモリ装置。

IPC (2件)：

G11C 11/41 ,  G11C 11/413

FI (3件)：

G11C 11/34 K ,  G11C 11/34 301 A ,  G11C 11/34 341 A

Fターム (6件)：

5B015HH01 ,  5B015HH03 ,  5B015JJ14 ,  5B015KA23 ,  5B015KA28 ,  5B015NN01