薄膜回路素子を有する電子デバイスの製造

発明者：
出願人/特許権者：
代理人 (3件)：伊東忠彦 , 大貫進介 , 伊東忠重
公報種別：公表公報
出願番号（国際出願番号）：特願2004-530447
公開番号（公開出願番号）：特表2005-536881
出願日： 2003年08月06日
公開日（公表日）： 2005年12月02日
要約：

アクティブマトリクスディスプレイのような電子デバイスの製造において、垂直アモルファスPIN光ダイオード又はこれと同様の薄膜ダイオード(D)はポリシリコンTFT(TFT1、TFT2)と一体化され、ディスプレイの複雑な画素構造と互換性を有したまま、有意に各TFT及びダイオードの特性を最適な状態にすることができる。ダイオードの活性半導体膜(40)よりも結晶質なTFTの活性半導体膜(10)を形成し、TFTのドープされたソース及びドレイン領域(s1、s2、d1、d2)を形成する高温処理は、ダイオードの活性半導体膜(40)を成膜する前に実施される。その後、エッチング停止膜(30)で保護された状態でのエッチング処理によりダイオードの横幅が定められ、配線膜(20)にTFTのドープ領域(s2、g1)の一方、及びダイオードのドープ底部電極領域(41)を設けることができる。

請求項（抜粋）：

結晶質薄膜トランジスタと一体化されたダイオードを有する薄膜回路素子を有する電子デバイスを製造する方法であって、前記トランジスタは、前記ダイオードの活性半導体膜より結晶質な活性半導体膜内にチャンネル領域を有し: (a)第1処理温度を有する第1の処理で回路基板上に前記トランジスタの前記結晶質な活性半導体膜を形成するステップ: (b)第2処理温度を有する第2の処理で前記チャンネル領域の両端部に前記トランジスタのドープされたソース及びドレイン領域を形成するステップ: (c)前記トランジスタの電極領域と、上部に前記ダイオードが形成されるダイオード領域の間に配線膜を設け、さらにエッチング停止膜を設けるステップであって、該エッチング停止膜上には前記ダイオードの前記活性半導体膜が成膜されるところのステップ: (d)さらに第3処理温度を有する第3の処理で前記配線膜及び前記エッチング停止膜上に前記ダイオードの前記活性半導体膜を成膜するステップであって、このステップ(d)はステップ(a)及び(b)の後に行われ、前記第1及び第2処理温度は前記第3処理温度よりも高いところのステップ: (e)さらに前記エッチング停止膜上から前記ダイオードの前記活性半導体膜をエッチング除去して、前記ダイオード領域の前記配線膜上に前記ダイオードの前記活性半導体膜を残存させるステップ: を有する方法。

IPC (5件)：

H01L29/786 , G09F9/00 , H01L21/329 , H01L21/336 , H05B33/14

FI (5件)：

H01L29/78 614 , G09F9/00 342Z , H05B33/14 A , H01L29/78 612Z , H01L29/91 A

Fターム (34件)：

3K007BA06 , 3K007DB03 , 3K007GA00 , 5F110AA30 , 5F110BB01 , 5F110BB04 , 5F110CC02 , 5F110CC08 , 5F110DD01 , 5F110DD02 , 5F110DD13 , 5F110DD14 , 5F110EE03 , 5F110EE04 , 5F110EE05 , 5F110EE09 , 5F110GG02 , 5F110GG13 , 5F110GG25 , 5F110HJ01 , 5F110HJ13 , 5F110HJ23 , 5F110HM15 , 5F110NN71 , 5F110NN73 , 5F110PP03 , 5F110QQ11 , 5F110QQ24 , 5F110QQ25 , 5G435AA17 , 5G435BB05 , 5G435CC09 , 5G435KK05 , 5G435KK10

引用特許：

出願人引用 (4件)

国際公開第01/20591号パンフレット
国際公開第01/99190号パンフレット
国際公開第01/99191号パンフレット

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