特許
J-GLOBAL ID：200903094562321713
論理回路シミュレ-ション結果表示装置
発明者：
出願人/特許権者：
代理人 (1件)：
磯村 雅俊
公報種別：公開公報
出願番号（国際出願番号）：特願平4-068153
公開番号（公開出願番号）：特開平5-274386
出願日： 1992年03月26日
公開日（公表日）： 1993年10月22日
要約：
【要約】【目的】 目で見て各ディレイの差が判断でき、かつ人手による計算や煩雑な作業をなくし、エラ-部分を即座に判断できるようにし、ショ-トパルスも容易に識別できるようにし、人手によるエラ-部分のチェックをなくし、人手によるデ-タ収集作業や測定、集計作業や管理作業をなくすことができるようにする。【構成】 最小、標準、最大を同時にシミュレ-ションして、同時に表示できるようにする。論理シミュレ-ション手段と、結果保持手段と、波形整合性チェック手段と、重ね合わせ表示手段と、波形表示手段とを具備する。
請求項（抜粋）：
ASIC等の設計する論理回路をシミュレ-ションするために、コンピュ-タ上に入力する論理回路入力手段と、該論理回路をシミュレ-ションする際に必要となる入力パタ-ンを作成するテストパタ-ン入力手段と、該論理回路とテストパタ-ンとを用いてシミュレ-ションを実行する論理シミュレ-ション手段と、最小、標準、最大の3種のディレイでのシミュレ-ション結果を各々保持する各ディレイ別論理シミュレ-ション結果保持手段と、上記3種のディレイでの波形の位相が合っているか否かをチェックする波形整合性チェック手段と、波形表示手段とを有することを特徴とする論理回路シミュレ-ション結果表示装置。
IPC (3件)：
G06F 15/60 360
, G01R 31/28
, G06F 11/26 310
