特許

J-GLOBAL ID：200903094567580563

半導体集積回路およびその製造方法

発明者： 三井 正 ,  稗田 克彦
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-138347
公開番号（公開出願番号）：特開平9-102457
出願日： 1996年05月31日
公開日（公表日）： 1997年04月15日
要約：

【要約】【課題】 本発明は、エッチングによって半導体ウエハ上に回路パターン特徴およびフォトリソグラフ・アライメントマークを同時に形成する場合に容易に検出できるアライメントマークを確実に形成すること目的である。【解決手段】 アライメントマーク15は、複数の小さいマーク17から構成されている複合マークとして形成され、小さいマークは、形状、寸法、および間隔が回路パターン特徴と十分に類似しており、回路パターン特徴の領域内のエッチング速度と、それぞれの小さいマークの領域内のエッチング速度が実質的に同じであることを特徴とする。

請求項（抜粋）：

エッチングによって半導体ウエハ上に回路パターン特徴およびフォトリソグラフ・アライメントマークを同時に形成することを具備する半導体集積回路の製造方法であって、前記アライメントマークは、複数の小さいマークから構成されている複合マークとして形成され、前記小さいマークは、形状、寸法、および間隔において前記回路パターン特徴と十分に類似しておりそれにより前記回路パターン特徴の領域内のエッチング速度とそれぞれの小さいマークの領域内のエッチング速度とが実質的に同じであることを特徴とする半導体集積回路の製造方法。

IPC (2件)：

H01L 21/027 ,  H01L 21/68

FI (2件)：

H01L 21/30 502 M ,  H01L 21/68 F

引用特許：

出願人引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平5-191052   出願人：日本電気株式会社
• 特開昭59-100528
  

審査官引用 (3件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平5-191052   出願人：日本電気株式会社
• 特開昭59-100528
  
• 特開昭59-100528