特許

J-GLOBAL ID：200903094617448009

半導体装置及びその製造方法

発明者： 高木 万里子
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平11-108093
公開番号（公開出願番号）：特開2000-299462
出願日： 1999年04月15日
公開日（公表日）： 2000年10月24日
要約：

【要約】【課題】 接合容量の増大や接合リークの増加を抑制するとともに、短チャネル効果を抑制することができる半導体装置を提供する。【解決手段】 シリコン基板21をエッチングしてソース/ドレイン領域28の空乏層の延びを抑えるための第2のn型不純物領域32よりも深い溝38を形成した後、ソース/ドレイン領域28を構成する第2のp型不純物領域30をエピタキシャル成長法により溝38内に形成することを特徴とする。

請求項（抜粋）：

第1導電型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板内に前記ゲート電極に対して自己整合的に形成され、ソース/ドレイン領域を構成する第2導電型の不純物層とを具備し、前記第2導電型の不純物層は第1導電型の不純物を含まないことを特徴とする半導体装置。

IPC (4件)：

H01L 29/78 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 21/336

FI (4件)：

H01L 29/78 301 S ,  H01L 27/08 321 E ,  H01L 29/78 301 P ,  H01L 29/78 301 H

Fターム (35件)：

5F040DA00 ,  5F040DA01 ,  5F040DA12 ,  5F040DB03 ,  5F040DC01 ,  5F040EC07 ,  5F040EE05 ,  5F040EF02 ,  5F040EF09 ,  5F040EF11 ,  5F040EH02 ,  5F040EH07 ,  5F040EK05 ,  5F040FA03 ,  5F040FA07 ,  5F040FA18 ,  5F040FA19 ,  5F040FB02 ,  5F040FB04 ,  5F040FC02 ,  5F040FC05 ,  5F040FC10 ,  5F048AA08 ,  5F048AC03 ,  5F048BA01 ,  5F048BB07 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BF06 ,  5F048BF16 ,  5F048BG14 ,  5F048DA19 ,  5F048DA27 ,  5F048DB06