特許

J-GLOBAL ID：200903094620435317

記憶装置及び制御方法

発明者： 丹野 秀敏
出願人/特許権者： キヤノン株式会社
代理人 (1件)： 大塚 康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-052845
公開番号（公開出願番号）：特開平8-249265
出願日： 1995年03月13日
公開日（公表日）： 1996年09月27日
要約：

【要約】【目的】 アドレス信号とデータ信号を切り替えて使用する記憶装置において、特に低速なROMを用いた場合に生じるバス上でのアドレス信号とデータ信号の衝突を回避する記憶装置及び制御方法を提供する。【構成】ROM4のリード動作時に出力されたデータ信号をゲート回路5によりRD*信号がアクティブの場合、アドレス/データ・バスにそのまま通し、ディスエイブルになった場合にはアドレス/データ・バスを切断し、ゲート回路5の出力をハイインピーダンスにすることにより、CPU1の出力するアドレス信号とROM4の出力するデータ信号の衝突を防ぐことができる。

請求項（抜粋）：

アドレス信号とデータ信号とを同一バス上で切り替えて伝送する記憶装置であって、アドレス信号用の入力部より入力されたアドレス信号と読出要求信号とに応じてデータ信号用の出力部よりデータを出力するメモリと、前記バス上に送出されているアドレス信号をラッチして前記メモリの入力部へ提供する該アドレス信号を供給するラッチ手段と、前記読出要求信号が有効である間は前記メモリの出力部の出力状態を前記バスへ出力し、該読出要求信号が無効の間は該出力部と該バスとが切り離された状態となるよう制御する出力制御手段と、を備えることを特徴とする記憶装置。

IPC (2件)：

G06F 13/16 510 ,  G11C 8/00 314

FI (2件)：

G06F 13/16 510 J ,  G11C 8/00 314