特許

J-GLOBAL ID：200903094668743013

半導体装置及びその製造方法

発明者： 佐藤 典章
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-172035
公開番号（公開出願番号）：特開平5-021736
出願日： 1991年07月12日
公開日（公表日）： 1993年01月29日
要約：

【要約】【目的】 本発明はメタルS/D構造のMOSFETにおける改良コンタクト及びその制作方法に関し,ウェル型MOSFETにおいて, S/D 拡散層及びウェルコンタクト層に対し, 良好なオーミックコンタクトを形成して, 低コンタクト抵抗のコンタクトを実現すると共に, その製作方法を提供することを目的とする。【構成】 ウェルコンタクト層とS/D 拡散層が接触する表面にはシリサイド層を形成しないようにし, 直接ウェルコンタクト層とS/D 拡散層とがシリサイド層を介して連結されない構造と, 更に, 配線層を介してウェルコンタクトのシリサイド層と, S/D のシリサイド層とが連結される構造,並びに, この構造を製作するために, 一度ウェルコンタクト層とS/D 拡散層とを跨がるようにシリサイド層を形成した後, ウェルコンタクト層とS/D 拡散層が接触する領域のシリサイド層を除去する工程と, 配線層を該シリサイド層の除去された領域に跨がりウェルコンタクト層とS/D 拡散層とに接触するように形成する工程とを有する製作方法より構成する。

請求項（抜粋）：

第1導電型半導体基板に第1若しくは第2導電型ウェルが形成され,該ウェルには該ウェルの導電型と反対の導電型チャネルMOSFETが形成され, 該MOSFETのソース若しくはドレインを構成する拡散層と該拡散層の一方に接触するウェルコンタクト層の表面に,該拡散層より低抵抗の導電体層が形成されてなる半導体装置であって,該拡散層の一方とウェルコンタクト層の接触部領域上に欠損部を持つ導電体層と,該導電層欠損部を覆って形成され,該拡散層の一方とこれに接触するウェルコンタクト層と該導電体層とに接触する配線層とを有することを特徴とする半導体装置。

IPC (2件)：

H01L 27/092 ,  H01L 29/784

FI (2件)：

H01L 27/08 321 F ,  H01L 29/78 301 S