特許
J-GLOBAL ID：200903094714510207

半導体集積回路のフロアプランニング方法及び装置

発明者：
小野田 佳央

小野田 佳央 について


出願人/特許権者：
日本電気アイシーマイコンシステム株式会社

日本電気アイシーマイコンシステム株式会社 について


代理人 (1件)： 桂木 雄二
公報種別：公開公報
出願番号（国際出願番号）：特願平11-001661
公開番号（公開出願番号）：特開2000-200835
出願日： 1999年01月07日
公開日（公表日）： 2000年07月18日
要約：
【要約】【課題】 短い処理時間で各機能ブロックやマクロセルを最適に配置することを可能にするフロアプランニング方法及び装置を提供する。【解決手段】 半導体集積回路を構成する複数の機能ブロック又はマクロセルの配置及び配線を決定するための方法を開示する。論理的接続が予め定められた複数のブロックのうち移動しようとする1つのブロックを選択し、選択されたブロックを所定の方向に仮想的に移動させることにより生じる配線遅延の変化を計算する。その配線遅延の変化と所定のブロック間遅延制約とを比較することにより選択されたブロックの移動方向を決定し、当該ブロックの移動方向を表示する。従って、オペレータは、表示された移動方向に従って選択されたブロックを移動させることで最適位置へブロックを配置することができる。
請求項（抜粋）：
半導体集積回路を構成する複数のブロックの配置及び配線を決定するためのフロアプランニング方法において、論理的接続が予め定められた前記ブロックのうち、移動しようとする1つのブロックを選択し、前記選択されたブロックを所定の方向に仮想的に移動させることにより生じる配線遅延の変化を計算し、前記配線遅延の変化と予め定められたブロック間遅延制約とを比較することにより前記選択されたブロックの移動方向を決定し、前記ブロックの移動方向を表示する、ことを特徴とするフロアプランニング方法。
IPC (2件)：
H01L 21/82 ,  G06F 17/50
FI (4件)：
H01L 21/82 C ,  G06F 15/60 658 C ,  G06F 15/60 658 U ,  H01L 21/82 B
Fターム (16件)：
5B046AA08 ,  5B046BA04 ,  5B046GA01 ,  5B046HA09 ,  5B046JA03 ,  5F064AA04 ,  5F064DD03 ,  5F064DD12 ,  5F064DD14 ,  5F064DD20 ,  5F064DD24 ,  5F064EE03 ,  5F064EE47 ,  5F064HH10 ,  5F064HH13 ,  5F064HH14
引用特許：
審査官引用 (3件)
  • 対話型フロアプラン装置
    公報種別：公開公報   出願番号：特願平8-233502   出願人：日本電気株式会社
  • 特開平3-106054
  • 特開平4-373076

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