特許

J-GLOBAL ID：200903094743033353

半導体記憶装置

発明者： 東野 博史
出願人/特許権者： シヤープ株式会社
代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-282867
公開番号（公開出願番号）：特開平5-121696
出願日： 1991年10月29日
公開日（公表日）： 1993年05月18日
要約：

【要約】【目的】 各列のメモリセルMRCにつながるビット線B0,B0#,B1,B1#,B2,B2#,B3,B3#,...の間のショートの有無を、動作試験を行わなくても検出できるスタティック・ランダム・アクセス・メモリ(SRAM)を提供する。【構成】 非動作時に、上記ビット線B0,B0#,B1,B1#,B2,B2#,B3,B3#,...の間の短絡状態を検出するか否かを表す検出モード信号TSTを発生する検出モード信号発生部1と、検出モード信号TSTが短絡状態を検出することを表すとき、プルアップトランジスタPT0,PT1,PT2,PT3,...をオフするとともにコラムトランスファゲートCT0,CT1,CT2,CT3,...をオンし、データ線対D,D#に所定の電位差を与える検出制御回路L0,L1,L2,L3,...,T0,T1,IN1,IN2を有する。

請求項（抜粋）：

行列状に配されたメモリセルと、上記各列のメモリセルにつながる複数のビット線対と、上記複数のビット線対と電源ラインとの間にそれぞれ設けられたプルアップトランジスタと、上記複数のビット線対とデータ線対との間にそれぞれ設けられたコラムトランスファゲートを有する半導体記憶装置において、非動作時に、上記ビット線の間の短絡状態を検出するか否かを表す検出モード信号を発生する検出モード信号発生部と、上記検出モード信号を受けて、上記検出モード信号が短絡状態を検出することを表すとき、上記プルアップトランジスタをオフするとともに上記コラムトランスファゲートをオンし、上記データ線対に所定の電位差を与える検出制御回路を有することを特徴とする半導体記憶装置。

IPC (5件)：

H01L 27/11 ,  G01R 31/28 ,  G11C 11/413 ,  G11C 29/00 303 ,  H01L 21/66

FI (3件)：

H01L 27/10 381 ,  G01R 31/28 V ,  G11C 11/34 341 D