特許
J-GLOBAL ID：200903094767627670
半導体集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-169639
公開番号（公開出願番号）：特開平8-037283
出願日： 1994年07月21日
公開日（公表日）： 1996年02月06日
要約：
【要約】【目的】基板バイアス回路を備えるCMOS回路における電源投入時のラッチアップを防止する。【構成】電源端子22には、電源電位VDDが印加され、電源端子23には、接地電位VSSが印加される。電源電位VDDが供給されると、スイッチ31はオンになり、電源端子23とP- 型ウェル12が短絡される。電源電位VDDが供給されて一定期間が経過し電源電位VDDが上昇してくると、検出回路33がこれを検出し、制御回路32は、電源電位VDDが所定値を越えたときにスイッチ31をオフにする。この時、バイアス回路24は、正常動作を行っている。これにより、バイアス回路24からNチャネル型MOSトランジスタが形成されるP- 型ウェル12に負電位VBNが供給される。
請求項（抜粋）：
第1電位を供給するための第1電源端子と、第2電位を供給するための第2電源端子と、ソ-ス又はドレインが前記第1電源端子に接続される第1導電型の第1MOSトランジスタと、前記第1MOSトランジスタが形成される第2導電型の第1領域と、前記第1領域に第3電位を供給するための第1バイアス回路と、少なくとも前記第1及び第2電源端子間に電源電圧を供給してから前記第1バイアス回路が動作するまで前記第1電源端子と前記第1領域を短絡し、前記第1バイアス回路が動作を開始した後に前記第1電源端子と前記第1領域を切断する手段とを具備する半導体集積回路。
IPC (3件)：
H01L 27/04
, H01L 21/822
, H02M 3/07
