特許
J-GLOBAL ID：200903094777803123
最適化並列コンパイル装置及び最適化並列コンパイル方法
発明者：
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-255609
公開番号（公開出願番号）：特開平7-110800
出願日： 1993年10月13日
公開日（公表日）： 1995年04月25日
要約：
【要約】【目的】 プログラムループの並列化を行なう際に、データ転送数が最小となる最適化コンパイル装置及び方法並びにそれを用いたプログラム変換装置を提供する。【構成】 入力手段201から入力されたソースプログラムは、中間コード生成手段202で中間コードに変換される。この中間コードからループ検出手段203、参照変数検出手段204によってループ、ループ中で参照される変数が検出される。さらにデータ転送数検出手段207によってループの並列化によって必要となるデータ転送数を並列化対象ループごとに計算する。並列化判定手段209はデータ転送数が最小となる並列化ループを決定し、ループの並列化を行なう。
請求項（抜粋）：
複数のプログラム文からなり、繰り返し処理を実行するループを含むプログラムを並列計算機用コードに変換する最適化並列コンパイル装置であって、ソースプログラムから中間コードに変換する中間コード生成手段と、前記中間コードから繰り返し処理を実行するループを検出するループ検出手段と、前記ループ検出手段によって検出されたループの繰り返しごとに参照される変数を検出する参照変数検出手段と、前記ループ検出手段によって検出されたループの繰り返しごとに既に左辺で定義された変数群と前記参照変数検出手段から出力される右辺で参照される変数とからデータ転送数を検出するデータ転送数検出手段と、並列化判定手段と、前記並列化判定手段により並列化が可能であると決定された場合、左辺にある変数群を格納する左辺変数格納手段とを備えた最適化並列コンパイル装置。
IPC (2件)：
G06F 15/16 430
, G06F 9/45
