半導体装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：篠部正治
公報種別：公開公報
出願番号（国際出願番号）：特願平11-045523
公開番号（公開出願番号）：特開2000-243848
出願日： 1999年02月23日
公開日（公表日）： 2000年09月08日
要約：

【要約】【課題】0.6μmルール以下のデザインルールをHV-MOSにも適用して、短チャネル長で、高耐圧、高相互コンダクタンスのHV-MOSを有する半導体装置とその製造方法を提供すること。【解決手段】工程Dにおいて、HV-MOSのゲート電極を形成する箇所の窒化膜上のフォトレジストを除去し、それ以外のフォトレジスト8をマスクに、第2pウエル領域となる箇所9に、窒化膜4と酸化膜3を貫通し、pウエル領域2の表面層にボロンをイオン注入する。図中の12aが窒化膜4と酸化膜3を貫通してイオン注入された領域で、パンチスルーストッパ領域となる箇所である。また、12bが酸化膜3を通してイオン注入された領域で、チャネルストッパ領域となる箇所である。こうすることで、LV-MOSの製造プロセスがHV-MOSにも適用でき、チャネル長の短い、高耐圧、高相互コンダクタンスのHV-MOSを有する半導体装置とすることができる。

請求項（抜粋）：

第1導電形の半導体基板の表面層に第2導電形の第1ウエル領域を形成し、第1ウエル領域の表面層に、第1導電形の第1ソース領域と第1ドレイン領域を形成し、第1ソース領域と第1ドレイン領域に挟まれた第1ウエル領域の表面層に、第1ソース領域と接して第1導電形の第1ソース側オフセット領域を形成し、第1ソース領域と第1ドレイン領域に挟まれた第1ウエル領域の表面層に、第1ドレイン領域と接して第1ドレイン側オフセット領域を形成し、第1ソース領域と第1ドレイン領域に挟まれた第1ウエル領域上に第1ゲート絶縁膜を介して第1ゲート電極を形成し、第1ソース領域、第1ソース側オフセット領域、第1ドレイン領域、第1ドレイン側オフセット領域および第1ゲート絶縁膜のそれぞれの直下の第1ウエル領域の表面層に、第2導電形の第2ウエル領域を形成し、第1ソース領域と第1ドレイン領域および第1ゲート電極からなる低耐圧MOSFETと、該低耐圧MOSFETと離して、第1ウエル領域の表面層に、第1導電形の第2ソース領域と第2ドレイン領域を形成し、第2ソース領域と第2ドレイン領域に挟まれた第1ウエル領域の表面層に、第2ソース領域と接して第1導電形の第1ソース側オフセット領域を形成し、第2ソース領域と第2ドレイン領域に挟まれた第1ウエル領域の表面層に、第2ドレイン領域と接して第2ドレイン側オフセット領域を形成し、第2ソース領域と第2ドレイン領域に挟まれた第1ウエル領域上に第2ゲート絶縁膜を介して第2ゲート電極を形成し、第2ソース領域と第2ドレイン領域および第2ゲート電極からなる高耐圧MOSFETとを具備する半導体装置において、前記第2ソース側オフセット領域と第2ドレイン側オフセット領域に挟まれた第1ウエル領域の表面層に第2導電形の第3ウエル領域を形成することを特徴とする半導体装置。

IPC (2件)：

H01L 21/8234 , H01L 27/088

Fターム (13件)：

5F048AA05 , 5F048AA08 , 5F048AC01 , 5F048AC06 , 5F048BA01 , 5F048BB05 , 5F048BC01 , 5F048BC06 , 5F048BD04 , 5F048BE01 , 5F048BG12 , 5F048BH07 , 5F048DA25

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